专利名称：直字符线反或型闪存阵列的制作方法
技术领域：
本发明涉及一种闪存阵列的制作方法，尤其涉及一种直字符线反或型闪存阵列的制作方法。
背景技术：
反或(NOR)型闪存中的每一个存储单元类似一个标准的金属氧化物场效应晶体管(MOSFET)，而与传统MOSFET不同的是，闪存拥有两个栅极，并且两栅极是以上下堆栈排列的方式，组成栅极堆栈。此外，设置在栅极堆栈之上的栅极称为控制栅(Control Gate), 其作动如同一般的M0SFET，而设置在栅极堆栈之下的栅极称浮栅(Floating fete)，且其独立设置于控制栅与MOSFET之间。闪存的记忆方式，是透过控制栅将电荷限制在浮栅中，以达到记忆的功能。现有闪存阵列的结构如图1所示，其在各多个源极接点102处形成接触通孔 (contact via)时，由于现有光学光刻术(photolithography)的限制，位于源极行108上的各多个源极接点102所需的容置空间须要大于其相关联的共同源极线104的空间以容置这些源极接点102。如此的结果，将使得共同源极线104需要加宽环绕这些源极接点102的区域，以便容纳这些源极接点102。因此，在制造工艺上必须将源极接点102两侧的字符线106 加以弯曲，以增加可容纳源极接点102的区域。然而，如此弯曲的字符线106将会限制整个闪存阵列100的尺寸大小，导致闪存的积集度(integrated density)无法提升。并且，上述字符线106弯曲的区域会影响整个内存阵列100中各内存单元的均勻性(uniformity)。现有技术如美国公告第7488657号的发明专利中揭露一种解决上述问题的具有直字符线的闪存阵列，其结构如图2所示，是将源极接点202形成于漏极列(drain line) 210上。由于漏极列210需容纳漏极接点D的缘故，因此漏极列210(请同时参阅图 1的漏极列110)相较于共同源极线204本具有较宽的宽度。通过上述方法，原本需弯曲的字符线106(请参阅图1)即可改成直的字符线206(请参阅图2)。此外，除上述步骤外，并在源极接点202所处的源极行208上进行整行的掺杂物注入，藉此克服共同源极线204与源极接点202间的电阻，以使改变位置后的源极接点202仍可与共同源极线204电性连接。 其中，上述制造工艺需要很精准地将掺杂物注入在该源极行208上。然而，精准注入的控制在实际操作中是相当困难的，需将掩膜的细缝对准欲注入的区域，且一旦发生偏移，在此现有技术的制造工艺方法下，将容易使漏极接点D所处的漏极区域透过偏移的注入区与共同源极线204所处的源极区域产生电性连接，而造成存储单元的短路与失效，另一造成此现象的原因在于源极行。此外，该制造工艺利用高深宽比(high aspect ratio)的注入，并易将掺杂物仅透过浮动栅与穿隧氧化层注入到整条源极行208中，一旦掩膜发生偏移而未对准正确的注入区时，不均勻的源极电阻会大幅提高存储单元的短路与失效的机率。
发明内容
本发明的一目的，是提供一种具直字符线的反或型闪存阵列的制作方法，以提高反或型闪存阵列的积集度及均勻性。本发明的另一目的，是提供一种具直字符线的反或型闪存阵列的制作方法，以放宽源极行在注入时对于屏蔽对准的精度要求，进而得以简化制造工艺，提高成品率。为达上述目的及其它目的，本发明提供一种直字符线反或型闪存阵列的制作方法，应用于一基板上，其包含下列步骤形成互相平行的多个组件隔离结构在该基板上；形成互相平行的多个栅极堆栈结构在该基板上，且与该些组件隔离结构互相垂直；形成分别位于每一栅极堆栈结构上的多个顶盖层，使其成为一直条状的字符线；形成多个源极列及多个漏极列在相邻的栅极堆栈结构间的基板中，其中，该些源极列及该些漏极列与该些栅极堆栈结构互相平行，且该些源极列及该些漏极列交替地排列于该些栅极堆栈结构之间， 每一源极列具有分别位于该些组件隔离结构间的多个源极掺杂区域，每一漏极列具有分别位于该些组件隔离结构间的多个漏极掺杂区域；通过一屏蔽的安排，进行一源极行注入制造工艺，以在该基板中形成平行于该些组件隔离结构的多个间断式注入区，其中，每一间断式注入区至少涵盖该源极列；形成分别位于每一栅极堆栈结构侧壁的多个间隙壁；形成分别位于每一漏极列上的相邻间隙壁间的多个漏极线；以及在每一漏极列上形成多个漏极接点及至少一源极接点，其中，该些接点互相绝缘隔离。在本发明的一实施例中，在进行该源极行注入制造工艺的步骤中，可以使用多重注入角度的组合(0° 30° )达到良好均勻性的阻值。注入使用的剂量约为3X1014 IX IO16 (ion/cm2)，能量约为5 60 (Kev)，至于该源极行注入制造工艺中使用的离子则可为砷(As)和/或磷(P)。在本发明的另一实施例中，在安排该屏蔽及进行该源极行注入制造工艺的步骤中，使每一间断式注入区涵盖相邻二源极接点间在该基板中的区域；及，在安排该屏蔽及进行该源极行注入制造工艺的步骤后，更包含以下步骤在每一源极接点上进行过度抹除。其中，在进行该源极行注入制造工艺的步骤中，若注入角度为0°，注入使用的剂量约为3 X IO14 5 X IO15 (ion/cm2)，能量约为5 25 (Kev)。至于该源极行注入制造工艺中使用的离子则可为砷(As)和/或磷(P)。若注入角度为20° 30°，注入使用的剂量约为 5 X IO14 8 X IO15 (ion/cm2)，能量约为30 55 (Kev)。至于该源极行注入制造工艺中使用的离子则可为砷(As)和/或磷(P)。亦可以使用多重注入角度的组合进行源极注入。藉此，本发明的制作方法是在该反或型闪存阵列的栅极堆栈结构完成后才进行源极行的注入，且注入的区域为间断式的分布，就算发生屏蔽偏移的情形，也不造成邻近存储单元的短路与失效，而不像现有技术般需要高精度的对准步骤。
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，并不构成对本发明的限定。在附图中图1为现有技术的一反或(NOR)型闪存的结构示意图；图2为现有技术的另一反或(NOR)型闪存的结构示意图；图3为根据本发明在一实施例中的形成直字符线反或型闪存阵列的制作方法流程图；图4A 4B为根据本发明在一实施例中的直字符线反或型闪存阵列在不同步骤中的部分立体示意图；图5A为根据本发明在一实施例中的直字符线反或型闪存阵列的俯视图；图5B为图5A中A-A’区域的剖面示意图；图5C为图5A中B-B’区域的剖面示意图；图6A为根据本发明在另一实施例中的直字符线反或型闪存阵列的俯视图；图6B为图6A中A-A’区域的剖面示意图；图6C为图6A中B-B，区域的剖面示意图。附图标号现有技术100内存阵列102、202 源极接点104、204共同源极线106、206 字符线108、208 源极行110、210 漏极列本发明302 314 步骤400、500、600 基板402、502组件隔离结构410、510 字符线412栅极堆栈结构413穿隧氧化层414浮动栅极415介电层416控制栅极418顶盖层419间隙壁420源极列422、522 源极区520源极列似6、5 源极接点430、530 漏极列432、532 漏极区4；34、5；34 漏极接点440、540 绝缘层450、550 源极行460 屏蔽462间断式开口501、601 闪存阵列
570,670间断式注入区572A、572B 存储单元
具体实施例方式为充分了解本发明的目的、特征及功效，将通过下述具体的实施例，并配合所附的附图，对本发明做一详细说明，说明如后本发明是在源极行中采用间断式的注入方式来做为源极接点与源极列间低阻抗的电性连接，且注入的步骤是在反或型闪存阵列中的字符线完成后始进行。本发明的制作方法可适用于η信道或P信道的闪存。参考图3，根据本发明在一实施例中的形成直字符线反或型闪存阵列的制作方法流程图。本发明的制作方法应用于一基板上，首先，在步骤302中，形成互相平行的多个组件隔离结构在该基板上；其可隔离出多行，而该基板可为硅、SiGe、绝缘层上覆硅(silicon on insulator, SOI)、绝缘层上覆娃锗(silicon germanium on insulator, SG0I)、或绝缘层上覆锗(germanium oninsulator, G0I)；在本实施例中为一硅基板。接着，在步骤304中，形成互相平行的多个栅极堆栈结构在该基板上，且与这些组件隔离结构互相垂直；接着在步骤306中，形成分别位于每一栅极堆栈结构上的多个顶盖层，使其成为一直条状的字符线；接着在步骤308中，形成多个源极列及多个漏极列在相邻的栅极堆栈结构间的基板中，其中，该些源极列及这些漏极列与该些栅极堆栈结构互相平行，且该些源极列及该些漏极列交替地排列于该些栅极堆栈结构之间，每一源极列具有分别位于该些组件隔离结构间的多个源极掺杂区域，每一漏极列具有分别位于该些组件隔离结构间的多个漏极掺杂区域；接着在步骤310中，通过一屏蔽(mask)的安排，进行一源极行注入制造工艺，以在该基板中形成平行于该些组件隔离结构的多个间断式注入区，其中，每一间断式注入区至少涵盖该源极列；接着在步骤312中，形成分别位于每一栅极堆栈结构侧壁的多个间隙壁；接着在步骤314中，在每一漏极列上形成多个漏极接点及至少一源极接点，其中，该些接点互相隔离。其中，本发明通过并联二个低阈值电压内存单元的二个源极接点，使得每一存储单元的源极接点与源极列间具有低阻抗。接着请参考图4A 4B，为根据本发明在一实施例中的直字符线反或型闪存阵列在不同步骤中的部分立体示意图。请参阅图4A，依前述步骤310所示的部分立体示意图。 通过一屏蔽460的安排进行一源极行注入制造工艺。其中，该屏蔽460具有一条间断式开口 462，以在该基板400中形成平行于该些组件隔离结构402的多个间断式注入区570、 670(请参阅图5A及图6A)，并使源极接点4 所在的行成为一源极行(请同时参阅图4B 的450及图5A的550)。在本实施例中具有一基板400，并在该基板400上具有彼此平行且不相交的多个组件隔离结构402，该些组件隔离结构402可为场氧化层、浅沟渠隔离结构(STI)、或其它具绝缘效果的隔离结构，本实施例中以浅沟渠隔离结构(STI)为示例。在该基板400上亦具有多个相互平行的栅极堆栈结构412，每一栅极堆栈结构412包含穿隧氧化层413、浮动栅极414、介电层415、控制栅极416，在每一栅极堆栈结构412上更包含一顶盖层418以各自形成一字符线410。其中，栅极堆栈结构412的制作方法例如先在基板400上依序形成氧化硅层，及第一多晶硅层(如掺杂多晶硅层(dopedpolysilicon))，藉以分别制作该穿隧氧化层413及浮动栅极414。接着图案化氧化硅层及第一多晶硅层，以形成多条平行于组件隔离结构402的导线，然后在基板400上覆盖一层薄且共形的介电层，比如是 ONO(oxide-nitride-oxide)介电层，之后依序覆盖第二多晶硅层(如掺杂多晶硅层)，以及该顶盖层418(如氮化硅层)，用以分别制作介电层415、控制栅极416与顶盖层418。利用注入制造工艺，如离子植入法，藉以在字符线410两侧的基板400中分别形成源极列420与漏极列430，其走向与字符线410平行。如图4A所示，源极列420与漏极列430交错排列于字符线410之间，其中源极列420在基板400中由组件隔离结构402隔离的多个源极区422所组成，而漏极列430在基板400中由组件隔离结构402隔离的多个漏极区432所组成。接着请参阅图4B，在字符线410及其栅极堆栈结构412两侧的侧壁上形成间隙壁 419，其制作方法比如先以化学气相沉积法(CVD)在基板400上覆盖一层氮化硅层，以及进行刻蚀制造工艺，去除在字符线410与基板400上的氮化硅层，仅在字符线410的侧壁上留下部分氮化硅层，以作为间隙壁419。并且在各别的漏极区430上进行自我对准以形成至少一源极接点似6及多个漏极接点434，该些接点分别电性连接至漏极区432，且互相绝缘隔离，例如可透过绝缘层440来达成。参考图5A，为根据本发明在一实施例中的形成直字符线反或型闪存阵列的俯视图。在本实施例中，闪存阵列501包含多个组件隔离结构502、漏极列530、源极行550、间断式注入区570、存储单元(572A、572B)与多个字元线510。间断式注入区570根据屏蔽 460(请参阅图4A)的设计植入掺杂物至源极行550的一部份区域，因而形成位于源极行 550上的该些间断式注入区570，每一间断式注入区570并至少涵盖源极列520(亦即图4A 中的源极列420)所在的区域，在本实施例中，每一间断式注入区570所涵盖的区域未超出其相邻的二字符线510。若注入角度为0°，注入使用的剂量约为3X10W lXK^Gon/ cm2)，能量约为5 25 (Kev)。至于该源极行注入制造工艺中使用的离子则可为砷(As)和 /或磷(P)。若注入角度为20° 30°，注入使用的剂量约为5 X IOw IX IO16 (ion/cm2)， 能量约为35 60 (Kev)。至于该源极行注入制造工艺中使用的离子则可为砷(As)和/或磷(P)。亦可以使用多重注入角度的组合进行源极注入。请同时参考图5B及图5C，其分别为图5A中A_A’区域及B_B”区域的剖面示意图， 附图中包含基板500、字符线510、源极区522、漏极接点534、及绝缘层M0。由于间断式注入区570掺杂浓度的控制，使其容易与邻近的漏极区532易因击穿效应(pimchthrough)而造成低电阻，进而形成较短的通道而减少约一半的阻抗，致使漏极区532与间断式注入区 570间导通。与现有技术相较，本实施例中的间断式注入区570只需要掺杂至源极行550其中一个区域，并不需要在整条源极行550上进行掺杂物的注入，且特别的是，就算此间断式注入区570在曝光或注入时发生偏移，由于字符线510的遮蔽及注入区域的限制(请参阅图5A)，也不会造成邻近存储单元572B的短路与失效；然而，若在现有技术下，由于源极行整行掺杂且是在栅极堆栈结构形成前即进行源极行的注入制造工艺，因此一旦发生曝光或注入偏移就容易造成整个源极行的电阻不均勻，使得邻近存储单元的特性会因不均勻的源极电阻产生电性上差异。接着请参考图6A，为根据本发明在另一实施例中的直字符线反或型闪存阵列的俯视图。如图所示，在本实施例中，间断式注入区670涵盖相邻二源极接点5 间在该基板500(请参阅图6B)中的区域。请同时参考图6B及图6C，其分别为图6A中A-A’区域及B-B’ 区域的剖面示意图。在此实施例中，该间断式注入区670完成后更包含在每一源极接点上进行电性的过度抹除(overerase)的步骤，此步骤是在内存阵列完成后的测试步骤中进行。由于每一源极接点被过度抹除，使这两个由漏极区532与间断式注入区670形成的并联内存单元成为低阻值的导电路径(请参阅图6C)，而可减少约一半的阻抗，致使漏极区532 与间断式注入区670间导通。因而相较于现有技术，此种间断式注入区670在曝光或注入偏移发生时，亦不会造成邻近存储单元572B会因不均勻的源极电阻产生电性上差异。在此实施例中，若注入角度为0°，注入使用的剂量约为3 X IO14 5 X IO15 (ion/cm2)，能量约为 5 25 (Kev)。至于该源极行注入制造工艺中使用的离子则可为砷(As)和/或磷(P)。若注入角度为20° 30°，注入使用的剂量约为5X10W 8X1015(ion/Cm2)，能量约为30 55 (Kev)0至于该源极行注入制造工艺中使用的离子则可为砷(As)和/或磷(P)。亦可以使用多重注入角度的组合进行该源极行的注入。 本发明在上文中已以较佳实施例揭露，然本领域技术人员应理解的是，该实施例仅用于描绘本发明，而不应解读为限制本发明的范围。应注意的是，举凡与该实施例等效的变化与置换，均应设为涵盖于本发明的范畴内。因此，本发明的保护范围当以权利要求范围所界定者为准。
权利要求
1.一种直字符线反或型闪存阵列的制作方法，其特征在于，所述制作方法应用于一基板上，其包含下列步骤形成互相平行的多个组件隔离结构在所述基板上；形成互相平行的多个栅极堆栈结构在所述基板上，且与所述组件隔离结构互相垂直；形成分别位于每一栅极堆栈结构上的多个顶盖层，使其成为一直条状的字符线；形成多个源极列及多个漏极列在相邻的栅极堆栈结构间的基板中，其中，所述源极列及所述漏极列与所述栅极堆栈结构互相平行，且所述源极列及所述漏极列交替地排列于所述栅极堆栈结构之间，每一源极列具有分别位于所述组件隔离结构间的多个源极掺杂区域，每一漏极列具有分别位于所述组件隔离结构间的多个漏极掺杂区域；通过一屏蔽的安排，进行一源极行注入制造工艺，以在该基板中形成平行于所述组件隔离结构的多个间断式注入区，其中，每一间断式注入区至少涵盖所述源极列；形成分别位于每一栅极堆栈结构侧壁的多个间隙壁；形成分别位于每一漏极列上的相邻间隙壁间的多个漏极线；以及在每一漏极列上形成多个漏极接点及至少一源极接点，其中，所述接点互相绝缘隔离。
2.如权利要求1所述的方法，其特征在于，在进行所述源极行注入制造工艺的步骤中， 注入角度为0°，注入使用的剂量为3X IO14 lX1016ion/cm2,能量为5 25Kev。
3.如权利要求2所述的方法，其特征在于，注入使用的离子为砷和/或磷。
4.如权利要求1所述的方法，其特征在于，在进行所述源极行注入制造工艺的步骤中， 注入角度为20° 30°，注入使用的剂量为5\1014 1\1016丨011/0112，能量为35 601(饥。
5.如权利要求4所述的方法，其特征在于，注入使用的离子为砷和/或磷。
6.如权利要求1所述的方法，其特征在于，在安排所述屏蔽及进行所述源极行注入制造工艺的步骤中，使每一间断式注入区涵盖相邻二源极接点间在所述基板中的区域；及在安排所述屏蔽及进行所述源极行注入制造工艺的步骤后，更包含以下步骤在每一源极接点上进行电性上过度抹除。
7.如权利要求6所述的方法，其特征在于，在进行所述源极行注入制造工艺的步骤中， 注入角度为0°，注入使用的剂量为3X IO14 5X IO15Wcm2,能量为5 25Kev。
8.如权利要求7所述的方法，其特征在于，注入使用的离子为砷和/或磷。
9.如权利要求6所述的方法，其特征在于，在进行所述源极行注入制造工艺的步骤中， 注入角度为20° 30°，注入使用的剂量为5X1014 8X1015ion/Cm2，能量为30 55Kev。
10.如权利要求9所述的方法，其特征在于，注入使用的离子为砷和/或磷。
11.如权利要求1所述的方法，其特征在于，在形成互相平行的所述栅极堆栈结构在所述基板上的步骤中，形成一控制栅极、一氧化层/氮化硅层/氧化层、及一浮动栅极的一栅极堆栈结构。
全文摘要
本发明公开了一种直字符线反或型(NOR)闪存阵列的制作方法，其是在反或型闪存阵列中的字符线完成后开始进行源极行的注入，且是在该反或型(NOR)闪存阵列的基板中形成平行于组件隔离结构的间断式注入区，每一间断式注入区使源极列与源极行上的源极接点间形成低阻抗的电性连接，再者，此种间断式的分布就算在屏蔽发生偏移时，也不造成邻近存储单元的短路与失效。
文档编号H01L21/8247GK102194758SQ20101013526
公开日2011年9月21日 申请日期2010年3月17日 优先权日2010年3月17日
发明者吴怡德, 陈宏玮 申请人:宜扬科技股份有限公司