半导体存储器件、半导体系统和操作方法
【专利说明】半导体存储器件、半导体系统和操作方法
[0001]相关申请的交叉引用
[0002]本申请要求2014年7月8日提交的申请号为10-2014-0085405的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
[0003]各种实施例涉及一种半导体存储器件、一种具有所述半导体存储器件的存储系统以及一种操作所述半导体存储器件的方法。
【背景技术】
[0004]半导体存储器件是典型地利用半导体，诸如像硅(Si)、锗(Ge)、砷化镓(GaAS)、铟磷(InP)等实施的储存器件。半导体存储器件通常被分类为易失性存储器件或者非易失性存储器件。
[0005]易失性存储器件是只要功率供应至易失性存储器件就能保持储存的数据的存储器件。当至易失性存储器件的功率中断时，储存的数据丢失。易失性存储器件的实例包括，但是不限制于:静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)和同步DRAM(SDRAM)。非易失性存储器是即使当供应至非易失性存储器件的功率中断时，也能保持储存的数据的存储器件。非易失性存储器件的实例包括，但是不限制于:只读存储器(ROM)、可编程ROM (PROM)、可擦除可编程ROM (EPROM)、电可擦除可编程ROM (EEPR0M)、快闪存储器、相变RAM (PRAM)、磁性RAM (MRAM)、阻变RAM (RRAM)、以及铁电RAM (FRAM)。快闪存储器可以被分类成或非(N0R)型快闪存储器和与非(NAND)型快闪存储器中的一种。
[0006]快闪存储器典型地被配置为多个存储串水平地形成在半导体衬底上的二维半导体器件、和多个存储串垂直地形成在衬底上的三维半导体器件。
[0007]多个存储串中的每个包括串联电耦接在位线和源极线之间的漏极选择晶体管、存储器单元和源极选择晶体管。
【发明内容】
[0008]在一个实施例中，一种半导体存储器件包括:多个存储器单元，其电耦接在源极选择晶体管与漏极选择晶体管之间；外围电路，其被配置成对多个存储器单元执行编程操作；以及控制逻辑单元，其被配置成控制外围电路的至少一种操作，使得多个存储器单元中与源极选择晶体管相邻的至少两个存储器单元和多个存储器单元中与漏极选择晶体管相邻的至少两个存储器单元被编程为在编程操作中具有比多个存储器单元中其余存储器单元的数据比特相对更少数目的数据比特。
[0009]在一个实施例中，一种半导体存储器件包括:多个存储器单元，其电耦接在源极选择晶体管与漏极选择晶体管之间；外围电路，其被配置成在编程操作中，对多个存储器单元执行编程操作；以及控制逻辑单元，其被配置成控制外围电路的至少一种操作，使得在编程操作中多个存储器单元中与源极选择晶体管相邻的至少两个第一存储器单元和多个存储器单元中与漏极选择晶体管相邻的至少两个第二存储器单元通过SLC编程方法和MLC编程方法来编程，而多个存储器单元中的其余存储器单元通过TLC编程方法来编程。
[0010]在一个实施例中，一种存储系统包括半导体存储器件，所述半导体存储器件包括:多个存储器单元；和控制器，其被配置成接收来自主机的编程命令，并且将用于控制半导体存储器件的编程操作的命令信号和地址传送至半导体存储器件，其中，控制器被配置成控制半导体存储器件的至少一种编程操作，使得多个存储器单元中与源极选择晶体管相邻的至少两个第一存储器单元和多个存储器单元中与漏极选择晶体管相邻的至少两个第二存储器单元被编程为在编程操作中具有比多个存储器单元中其余存储器单元的数据比特相对更少数目的数据比特。
[0011]在一个实施例中，一种操作半导体存储器件的方法，其中半导体存储器件包括存储串，存储串包括串联电耦接的源极选择晶体管、第一存储器单元、主存储器单元、第二存储器单元以及漏极选择晶体管，所述方法包括:将主存储器单元编程成具有至少三个数据比特，以及将与源极选择晶体管相邻的第一存储器单元和与漏极选择晶体管相邻的第二存储器单元编程为具有比主存储器单元的数据比特相对更少数目的数据比特。
【附图说明】
[0012]图1是具有半导体存储器件的存储系统的一个实施例的框图表示；
[0013]图2是半导体存储器件的一个实施例的框图表示；
[0014]图3是图2中所示的存储器单元阵列的一个实施例的框图表示；
[0015]图4是在存储块中具有三维配置的存储串的一个实施例的图示；
[0016]图5是图4中所不的存储串的一个实施例的电路图表不;
[0017]图6是根据编程方法的一个实施例的阈值电压分布的曲线图表示；
[0018]图7是包括图2中所示的半导体存储器件的存储系统的一个实施例的框图表示；
[0019]图8是图7中所示的存储系统的应用的一个实施例的框图表示；以及
[0020]图9是包括参照图8所述的存储系统的计算系统的一个实施例的框图表示。
【具体实施方式】
[0021]将参照附图来描述各种实施例。将理解的是，当一个元件被称作与另一个元件“连接”或“耦接”时，它可以与其他元件直接连接或耦接，或者可以存在中间元件。相比之下，当一个元件被称作与另一个元件“直接连接”或者“直接耦接”时，不存在中间元件。还将理解的是，术语“包括”、“包含”在本文中使用时表示存在所列举的特征、项目、步骤、操作、元件和/或部件，但是不排除存在或附加一个或更多个其他特征、项目、步骤、操作、元件、部件、和/或它们的组。
[0022]图1是存储系统10的一个实施例的框图表示。
[0023]存储系统10可以包括半导体存储器件100和控制器200。半导体器件100可以与控制器200电耦接。半导体存储器件100可以包括存储器单元阵列110和读/写电路130。读/写电路130可以与存储器单元阵列110电耦接。
[0024]存储器单元阵列110可以包括多个存储器单元。在一个实施例中，多个存储器单元中的每个可以是能够储存3比特数据的三电平单元(TLC)。在一个实施例中，多个存储器单元中的每个可以是能够储存4比特数据的四电平单元(QLC)。
[0025]半导体存储器件100可以响应于从控制器200接收的一个或更多个命令来操作。当在半导体存储器件100从控制器200接收到编程命令时，半导体存储器件100可以被配置成在响应中对与利用编程命令接收到的地址相关联的存储器单元(选中的存储器单元)执行编程操作。
[0026]在一个实施例中，半导体存储器件100可以是快闪存储器件。然而，半导体存储器件100的可替选实施例不限制于此。
[0027]控制器200可以与半导体存储器件100和主机电耦接。控制器200可以被配置成作为主机和半导体存储器件100之间的接口来操作。例如，在根据从主机接收的请求的编程操作中，控制器200可以将从主机接收的逻辑块地址转换成物理块地址，以及将转换的物理块地址与相应的命令一起提供至半导体存储器件100。当从主机接收到编程命令时，控制器200可以控制半导体存储器件100的编程操作，使得在半导体存储器件100中的多个存储器单元中，与源极选择晶体管和漏极选择晶体管相邻的存储器单元可以被编程为具有比其余存储器单元的数据比特相对更少数目的数据比特。
[0028]图2是半导体存储器件100的一个实施例的框图表不。
[0029]半导体存储器件100可以包括:存储器单元阵列110、地址解码器120、读/写电路130、控制逻辑单元140和电压发生单元150。
[0030]存储器单元阵列110可以包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz可以通过字线WL与地址解码器120电耦接。多个存储块BLK1至BLKz可以通过位线BL1至BLm与读/写电路130电耦接。多个存储块BLK1至BLKz中的每个可以包括多个存储器单元。在一个实施例中，多个存储器单元可以是非易失性存储器单元。在一个实施例中，多个存储器单元可以是基于电荷俘获器件的非易失性存储器单元。与同一字线电耦接的存储器单元可以被称为单个页。存储器单元110可以被配置为多个页。存储器单元阵列110的多个存储块BLK1至BLKz中的每个可以包括多个存储串。多个存储串中的每个可以包括串联电耦接在位线和源极线之间的漏极选择晶体管、漏极侧虚设单元、多个存储器单元、源极侧虚设单元以及源极选择晶体管。在执行编程操作期间，来自多个存储器单元的与漏极侧虚设单元和源极侧虚设单元相邻的存储器单元可以被编程为具有比其余存储器单元的数据比特相对更少数目的数据比特。与漏极侧虚设单元相邻的存储器单元可以包括至少两个存储器单元，以及与源极侧虚设单元相邻的存储器单元可以包括至少两个存储器单元。与漏极侧虚设单元相邻的至少两个存储器单元可以被编程为在执行编程操作期间具有不同数目的数据比特。与源极侧虚设单元相邻的至少两个存储器单元可以被编程为在执行编程操作期间具有不同数目的数据比特。
[0031]地址解码器120、读/写电路130和电压发生单元150的组合可以作为用于驱动存储器单元阵列110的外围电路来操作。
[0032]地址解码器120可以通过字线WL与存储器单元阵列110电耦接。地址解码器120可以被配置成在控制逻辑单元140的控制下操作。地址解码器120可以通过半导体存储器件100中的输入/输出缓冲器(未示出)接收地址ADDR。
[0033]在执行编程电压施加操作期间，地址解码器120可以被配置成将包括在接收的地址ADDR中的行地址进行解码，以及将由电压发生单元150产生的编程电压Vpgm和通过电压Vpass施加至存储器单元阵列110的多个字线WL，其中，多个字线WL基于解码的行地址来选择。
[0034]半导体存储器件100的编程操