作可以采用页为单位来执行。在编程操作请求中接收的地址ADDR可以包括块地址、行地址和列地址。地址解码器120可以根据接收的块地址和行地址选择存储块和字线。列地址可以由地址解码器120解码，以及解码的列地址可以被提供至读/写电路130。
[0035]地址解码器120例如可以包括块解码器、行解码器、列解码器和地址缓冲器。
[0036]读/写电路130可以包括多个页缓冲器PB1至PBm。多个页缓冲器PB1至PBm中的每个可以通过相关联的位线BL1至BLm与存储器单元阵列110电耦接。在执行编程操作期间，多个页缓冲器PB1至PBm中的每个可以暂时地储存输入数据DATA，以及根据暂时储存的数据来控制对应的位线BL1至BLm的电位。读/写电路130可以在控制逻辑单元140的控制下操作。
[0037]控制逻辑单元140可以与地址解码器120、读/写电路130和电压发生单元150电耦接。控制逻辑单元140可以通过半导体存储器件100的输入/输出缓冲器(未示出)接收命令CMD。控制逻辑单元140可以被配置成响应于接收的命令CMD来控制半导体存储器件100的各种操作。在执行编程操作期间，控制逻辑单元140可以被配置成控制外围电路的操作，使得与源极侧虚设单元和漏极侧虚设单元相邻的存储器单元被编程为具有比多个存储器单元中其余单元相对更少数目的数据比特。例如，与源极侧虚设单元和漏极侧虚设单元相邻的存储器单元可以利用单电平单元(SLC)和多电平单元(MLC)编程方法来编程，而其余存储器单元可以利用三电平单元(TLC)或者四电平单元(QLC)编程方法来编程。
[0038]在执行编程操作期间，电压发生单元150可以被配置成在控制逻辑单元140的控制下产生编程电压Vpgm和通过电压Vpass。
[0039]图3是图2中所示的存储器单元阵列110的一个实施例的框图表示。
[0040]存储器单元阵列110可以包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz中的每个可以具有三维配置。多个存储块中的每个可以具有在衬底上采用层叠配置的多个存储器单元。多个存储器单元可以被布置在+X、+Y和+Z的方向上。下面将参照图4和图5来描述存储块的结构。
[0041]图4是在存储块中具有三维配置的存储串的一个实施例的图示。图5是图4中所不的存储串的一个实施例的电路图表不。
[0042]参见图4和图5，公共源极线SL可以形成在半导体衬底上。垂直沟道层SP可以形成在公共源极线SL上，并且从公共源极线SL垂直地延伸。垂直沟道层SP的上部可以与位线BL连接。垂直沟道层SP可以由多晶硅材料形成。多个导电层SGS、SPWL、WL0至WLn、DPWL、S⑶可以被形成为沿着垂直沟道层SP的长度在不同的高度处包围垂直沟道层SP。包括电荷储存膜的多层膜(未示出)可以形成在垂直沟道层SP的表面上。多层膜可以形成在垂直沟道层SP与导电膜SGS、SPWL、WL0至WLn、DPWL、S⑶中的每个之间。多层膜可以被形成为顺序地层叠有氧化物膜、氮化物膜和氧化物膜的氧化物-氮化物-氧化物(0N0)结构。
[0043]沿着垂直沟道层SP的长度设置的最下面的导电膜可以是源极选择线(或者第一选择线)SGS，以及沿着垂直沟道层SP的长度设置的最上面的导电膜可以是漏极选择线(或者第二选择线)SOT。在选择线SGS、S⑶之间并且沿着垂直沟道层的长度设置的导电膜可以是源极侧字线SPWL、字线WLO至WLn、以及漏极侧字线DPWL。导电膜SGS、SPWL、WLO至WLn、DPWL、S⑶可以在半导体衬底上被形成为多层配置。延伸穿过导电膜SGS、SPWL、WLO至WLn、DPWL、SOT的垂直沟道层SP可以垂直地连接在位线BL与形成在衬底上的源极线SL之间。
[0044]漏极选择晶体管(或者第二选择晶体管)SDT可以形成在最上面的导电膜SGD包围垂直沟道层SP的结合处。源极选择晶体管(或者第一选择晶体管)SST可以形成在最下面的导电膜SGS包围垂直沟道层SP的结合处。源极侧虚设存储器单元SPMC、多个存储器单元MC0至MCn、以及漏极侧虚设存储器单元DPMC可以均形成在导电膜SPWL、WL0至WLn、DPWL分别包围垂直沟道层SP的结合处。
[0045]在上述结构中，存储串可以包括在相对于衬底的垂直方向上，连接在公共源极线SL与位线BL之间的源极选择晶体管SST、源极侧虚设存储器单元SPMC、存储器单元MC0至MCn、漏极侧虚设存储器单元DPMC、以及漏极选择晶体管SDT。源极选择晶体管SST可以根据施加至第一选择线SGS的第一选择信号，将源极侧虚设存储器单元SPMC和存储器单元MC0至MCn与公共源极线SL电耦接。漏极选择晶体管SDT可以根据施加至第二选择线SGD的第二选择信号，将漏极侧虚设存储器单元DPMC和存储器单元MC0至MCn与位线BL电耦接。
[0046]图6是根据编程方法的一个实施例的阈值电压分布的曲线图表示。
[0047]以下将参照图2至图6来描述操作半导体存储器件的方法的一个实施例。
[0048]在编程操作的编程电压施加操作期间，电压发生单元150可以在控制逻辑单元140的控制下产生编程电压Vpgm和通过电压Vpass。在执行编程电压施加操作期间，地址解码器120可以将包括在接收的地址ADDR中的行地址进行解码，以及根据解码的行地址将由电压发生单元150产生的编程电压Vpgm和通过电压Vpass施加至存储器单元阵列110的多个字线WL。
[0049]在完成编程电压施加操作之后，控制逻辑单元140可以控制外围电路的操作，并且发出与执行编程验证操作相关联的一个或更多个命令。编程验证操作可以在施加验证电压至选中的存储器单元的字线之后，利用读/写电路130的多个页缓冲器PB1至PBm，验证选中的存储器单元的编程状态。在对选中的存储器单元完成编程验证操作之后，如果选中的存储器单元被确定为通过，则可以对下一页执行编程操作。
[0050]当执行编程操作时，控制逻辑单元140可以将与源极侧虚设存储器单元SPMC相邻的至少两个存储器单元MC0、MC1，和与漏极侧虚设存储器单元DWPL相邻的至少两个存储器单元MCn至MCn-Ι编程为具有比多个存储器单元之中的其余存储器单元MC2至MCn_2的数据比特相对更少数目的数据比特。例如，当利用将三个数据比特编程在单个单元的TLC编程方法来对其余存储器单元MC2至MCn-2编程时，可以利用将一个数据比特编程在单个单元中的SLC编程方法和将两个数据比特编程在单个单元中的MLC编程方法，对与源极侧虚设存储器单元SPMC相邻的存储器单元MC0、MC1以及与漏极侧虚设存储器单元DWPL相邻的存储器单元MCn、MCn-Ι进行编程。可以利用不同的编程方法对与源极侧虚设存储器单元SPMC相邻的存储器单元MC0、MC1中的每个进行编程，以及可以利用不同的编程方法对与漏极侧虚设存储器单元DWPL相邻的存储器单元MCn、MCn-Ι中的每个进行编程。
[0051]当在与源极选择晶体管SST和漏极选择晶体管DST相邻的存储器单元的编程操作期间，发生热载流子注入(HCI)干扰现象时，可以通过利用SLC和MLC编程方法对相邻的存储器单元进行编程来降低与HCI干扰现象相关联的差错率。SLC和MLC编程方法可以具有比TLS编程方法相对更宽的阈值电压分布。当布置在存储器单元与源极选择晶体管SST和漏极选择晶体管DST中的每个之间的漏极侧虚设存储器单元DPMC和源极侧虚设存储器单元SPMC的数目不增加时，HCI干扰现象可以得以降低或者抑制。
[0052]通过利用不同的编程方法对与源极选择晶体管SST和漏极选择晶体管DST相邻的存储器单元MCO、MCl、MCn、MCn-l进行编程，与源极侧虚设存储器单元SPMC相邻的存储器单元MCO、MCI的数据比特的总数目可以为3。TCL编程方法可以具有八个阈值电压分布PV0至PV7来储存三比特的数据。当利用SLC编程方法和MLC编程方法对两个存储器单元编程时，可以利用六个阈值电压分布:SLC编程方法中的PV0和PV1阈值电压分布、以及MLC编程方法中的PV0至PV3阈值电压分布来储存三比特数据。当对与PV7阈值电压分布相对应的数据进行编程时，在三比特数据之中保持特性相对脆弱，以及与PV1阈值电压分布相对应的数据可能容易受到SLC编程方法的干扰，这是由于PV1阈值电压分布和PV7阈值电压分布不存在于同一页中，所以可以改善利用错误校正码(ECC)来检查并且校正从半导体存储器件100接收的数据的错误的错误检查和校正(ECC)操作的效率。
[0053]在上述实施例中，多个存储器单元中的每个是能够储存三比特数据的三电平单元(TLC)，并且描述了这样的实例:利用不同的方法对与源极选择晶体管SST和漏极选择晶体管DST相邻的存储器单元MCO、MCl、MCn、MCn-l编程。然而，实施例不限制于此。当与源极选择晶体管SST和漏极选择晶体管DST中的每个相邻的存储器单元MCO、MC1、MC2、MCn、MCn-1、MCn-2的数目为3时，可以利用SLC编程方法对存储器单元MC0、MCl、MC2、MCn、MCn-l、MCn_2编程。即，可以选择储存在一个方向上相邻的存储器单元中的每个中的数据比特的总数目等于储存在其余存储器单元的每个中的数据比特的数目的编程方法。
[0054]当多个存储器单元中的每个是能够储存四比特数据的四电平单元QLC，并且与源极选择晶体管SST和漏极选择晶体管DST中的每个相邻的存储器单元MCO、MC1、MCn、MCn-1的数目为2时，可以利用能够储存2比特数据的MLC编程方法对存储器单元MC0、MCl、MCn、MCn-1编程。当与源极选择晶体管SST和漏极选择晶体管DST中的每个相邻的存储器单元MCO、MC1、MC2、MCn、MCn-1、MCn-2的数目为3时，可以利用SCL编程方法和ML