两个存储器单元均被编程为在所述编程操作中具有不同数目的数据比特和相同数目的数据比特中的一个。
[0089]技术方案6.如技术方案1所述的半导体存储器件，其中，与所述漏极选择晶体管相邻的至少两个存储器单元均被编程为在所述编程操作中具有不同数目的数据比特和相同数目的数据比特中的一个。
[0090]技术方案7.—种半导体存储器件，包括:
[0091]多个存储器单元，其电耦接在源极选择晶体管与漏极选择晶体管之间；
[0092]外围电路，其被配置成对所述多个存储器单元执行编程操作；以及
[0093]控制逻辑单元，其被配置成控制所述外围电路的至少一种操作，使得在所述编程操作中，所述多个存储器单元中与所述源极选择晶体管相邻的至少两个第一存储器单元和所述多个存储器单元中与所述漏极选择晶体管相邻的至少两个第二存储器单元利用SLC编程方法和MLC编程方法来编程，而所述多个存储器单元中的其余存储器单元利用TLC编程方法来编程。
[0094]技术方案8.如技术方案7所述的半导体存储器件，其中，利用所述SLC编程方法和所述MLC编程方法的组合或者利用所述SLC编程方法对所述至少两个第一存储器单元和所述至少两个第二存储器单元进行编程。
[0095]技术方案9.如技术方案7所述的半导体存储器件，其中，所述第一存储器单元的数据比特的总数目等于所述其余存储器单元中每个的数据比特的数目。
[0096]技术方案10.如技术方案7所述的半导体存储器件，其中，所述第二存储器单元的数据比特的总数目等于所述其余存储器单元中每个的数据比特的数目。
[0097]技术方案11.一种存储系统，包括:
[0098]半导体存储器件，其包括多个存储器单元；以及
[0099]控制器，其被配置成接收来自主机的编程命令，以及将用于控制所述半导体存储器件的编程操作的命令信号和地址传送至所述半导体存储器件，
[0100]其中，所述控制器被配置成控制所述半导体存储器件的至少一种编程操作，使得在编程操作中，所述多个存储器单元中与源极选择晶体管相邻的至少两个第一存储器单元和所述多个存储器单元中与漏极选择晶体管相邻的至少两个第二存储器单元被编程为具有比所述多个存储器单元中其余存储器单元的数据比特相对更少数目的数据比特。
[0101]技术方案12.如技术方案11所述的存储系统，其中，所述半导体存储器件包括:
[0102]多个存储串，其包括串联电耦接的所述源极选择晶体管、源极侧虚设存储器单元、所述第一存储器单元、所述其余存储器单元、所述第二存储器单元、漏极侧虚设存储器单元、以及所述漏极选择晶体管；
[0103]外围电路，其被配置成对所述第一存储器单元、所述其余存储器单元以及所述第二存储器单元执行所述编程操作；以及
[0104]控制逻辑单元，其被配置成根据从所述控制器接收的所述命令信号和所述地址控制所述外围电路的至少一种操作，使得所述第一存储器单元和所述第二存储器单元被编程为具有比所述其余存储器单元的数据比特相对更少数目的数据比特。
[0105]技术方案13.如技术方案11所述的存储系统，其中，所述其余存储器单元被编程为在所述编程操作中具有至少三个数据比特。
[0106]技术方案14.如技术方案11所述的存储系统，其中，所述第一存储器单元的数据比特的总数目和所述第二存储器单元的数据比特的总数目等于所述其余存储器单元中每个的数据比特的数目。
[0107]技术方案15.如技术方案11所述的存储系统，其中，所述第一存储器单元和所述第二存储器单元利用SLC编程方法和MLC编程方法的组合来编程，以在所述编程操作中具有不同数目的数据比特。
[0108]技术方案16.如技术方案11所述的存储系统，其中，所述第一存储器单元和所述第二存储器单元利用SLC编程方法和MLC编程方法中的一种来编程，以在所述编程操作中具有相同数目的数据比特。
[0109]技术方案17.—种操作半导体存储器件的方法，所述半导体存储器件包括存储串，所述存储串包括串联电耦接的源极选择晶体管、第一存储器单元、主存储器单元、第二存储器单元以及漏极选择晶体管，所述方法包括:
[0110]将所述主存储器单元编程为具有至少三个数据比特，以及
[0111]将与所述源极选择晶体管相邻的所述第一存储器单元和与所述漏极选择晶体管相邻的所述第二存储器单元编程为具有比所述主存储器单元的数据比特相对更少数目的数据比特。
[0112]技术方案18.如技术方案17所述的方法，其中，所述第一存储器单元的数据比特的总数目等于所述主存储器单元中每个的数据比特的数目，以及所述第二存储器单元的数据比特的总数目等于所述主存储器单元中每个的数据比特的数目。
[0113]技术方案19.如技术方案17所述的方法，其中，所述第一存储器单元和所述第二存储器单元中的每个包括至少两个存储器单元。
[0114]技术方案20.如技术方案17所述的方法，其中，所述第一存储器单元中的每个被编程为具有不同数目的数据比特和相同数目的数据比特中的一个，以及所述第二存储器单元中的每个被编程为具有不同数目的数据比特和相同数目的数据比特中的一个。
【主权项】
1.一种半导体存储器件，包括: 多个存储器单元，其电耦接在源极选择晶体管与漏极选择晶体管之间； 外围电路，其被配置成对所述多个存储器单元执行编程操作；以及 控制逻辑单元，其被配置成控制所述外围电路的至少一种操作，使得所述多个存储器单元中与所述源极选择晶体管相邻的至少两个存储器单元和所述多个存储器单元中与所述漏极选择晶体管相邻的至少两个存储器单元被编程为在所述编程操作中具有比相对于所述多个存储器单元中其余存储器单元的数据比特相对更少数目的数据比特。2.如权利要求1所述的半导体存储器件，其中，所述其余存储器单元在所述编程操作中被编程为具有至少三比特数据。3.如权利要求1所述的半导体存储器件，其中，与所述源极选择晶体管相邻的至少两个存储器单元的数据比特的总数目等于所述其余存储器单元中每个的数据比特的数目，以及与所述漏极选择晶体管相邻的至少两个存储器单元的数据比特的总数目等于所述其余存储器单元中每个的数据比特的数目。4.如权利要求1所述的半导体存储器件，还包括: 源极侧虚设存储器单元，其电耦接在所述源极选择晶体管和与所述源极选择晶体管相邻的至少两个存储器单元之间；以及 漏极侧虚设存储器单元，其电耦接在所述漏极选择晶体管和与所述漏极选择晶体管相邻的至少两个存储器单元之间。5.如权利要求1所述的半导体存储器件，其中，与所述源极选择晶体管相邻的至少两个存储器单元均被编程为在所述编程操作中具有不同数目的数据比特和相同数目的数据比特中的一个。6.如权利要求1所述的半导体存储器件，其中，与所述漏极选择晶体管相邻的至少两个存储器单元均被编程为在所述编程操作中具有不同数目的数据比特和相同数目的数据比特中的一个。7.一种半导体存储器件，包括: 多个存储器单元，其电耦接在源极选择晶体管与漏极选择晶体管之间； 外围电路，其被配置成对所述多个存储器单元执行编程操作；以及 控制逻辑单元，其被配置成控制所述外围电路的至少一种操作，使得在所述编程操作中，所述多个存储器单元中与所述源极选择晶体管相邻的至少两个第一存储器单元和所述多个存储器单元中与所述漏极选择晶体管相邻的至少两个第二存储器单元利用SLC编程方法和MLC编程方法来编程，而所述多个存储器单元中的其余存储器单元利用TLC编程方法来编程。8.如权利要求7所述的半导体存储器件，其中，利用所述SLC编程方法和所述MLC编程方法的组合或者利用所述SLC编程方法对所述至少两个第一存储器单元和所述至少两个第二存储器单元进行编程。9.一种存储系统，包括: 半导体存储器件，其包括多个存储器单元；以及 控制器，其被配置成接收来自主机的编程命令，以及将用于控制所述半导体存储器件的编程操作的命令信号和地址传送至所述半导体存储器件， 其中，所述控制器被配置成控制所述半导体存储器件的至少一种编程操作，使得在编程操作中，所述多个存储器单元中与源极选择晶体管相邻的至少两个第一存储器单元和所述多个存储器单元中与漏极选择晶体管相邻的至少两个第二存储器单元被编程为具有比所述多个存储器单元中其余存储器单元的数据比特相对更少数目的数据比特。10.一种操作半导体存储器件的方法，所述半导体存储器件包括存储串，所述存储串包括串联电耦接的源极选择晶体管、第一存储器单元、主存储器单元、第二存储器单元以及漏极选择晶体管，所述方法包括: 将所述主存储器单元编程为具有至少三个数据比特，以及 将与所述源极选择晶体管相邻的所述第一存储器单元和与所述漏极选择晶体管相邻的所述第二存储器单元编程为具有比所述主存储器单元的数据比特相对更少数目的数据比特。
【专利摘要】提供了一种半导体存储器件、具有所述半导体存储器件的存储系统以及操作所述半导体存储器件的方法。所述半导体存储器件包括：多个存储器单元，其电耦接在源极选择晶体管与漏极选择晶体管之间；外围电路，其被配置成对多个存储器单元执行编程操作；以及控制逻辑单元，其被配置成控制外围电路的至少一种操作，使得与源极选择晶体管相邻的多个存储器单元中的至少两个存储器单元和与漏极选择晶体管相邻的多个存储器单元中的至少两个存储器单元被编程为在编程操作中相对于多个存储器单元的其余存储器单元具有更少数目的数据比特。
【IPC分类】G11C16/10
【公开号】CN105280228
【申请号】CN201410802908
【发明人】安正烈, 金占寿
【申请人】爱思开海力士有限公司
【公开日】2016年1月27日
【申请日】2014年12月19日
【公告号】US20160012895