专利名称：具有自修正功能的cmos对称输出d锁存器的制作方法
技术领域：
“具有自修正功能的CMOS对称输出D锁存器”直接应用的技术领域是高性能的集成电路设计。所提出电路是一类具有对因噪声，宇宙射线等造成的错误具有自我修正功能的CMOS对称输出锁存器单元。
背景技术：
随着CMOS集成电路制造工艺逐渐进入纳米尺寸领域，集成电路的规模和复杂性日益增大，由于宇宙射线粒子轰击等造成软错误对于集成电路的可靠性造成一定的威胁。由于工艺的进步，CMOS电路中节点电容随之减小，从而要使一个节点发生翻转所需要的总电荷减小，也即意味着在过去不会带来影响的低能量宇宙射线粒子现在会对电路造成足够的威胁。另外由于集成电路电源电压的下降，电路的噪声容限随之降低，因而也使得电路的内部节点更容易发生错误翻转。
为了减弱软错误的影响，研究者们提出了各种不同的电路增强方法。其中一种便是电路制造工艺流程的改进。研究发现，造成软错误的原因除了宇宙射线粒子的轰击外还包括封装中放射性杂质，硼10杂质等。因此，通过工艺改进如消除硼10，芯片的软错误就能大量减小。一个例子便是IBM从2002年起便开始在其工艺流程中消除硼10。但是这种方法的缺点是有时难以实现。因为要改变一个工艺流程是相当困难的一件事。另一种方法便是通过在电路中引入电容，电阻等元件来增强电路抗软错误的能力。但是引入电容，电阻一方面会降低电路的运行速度，另一方面便是其所能达到的抗软错误能力依旧有限。第三种方法便是从电路设计方法入手，设计出鲁棒性很强的电路。
图1和图2显示的是基本的4管NAND或者4管NOR组成CMOS SR锁存器电路。这两个电路的共同点是抗软错误能力较差且电路输出上升和下降转换不对称。图3显示的是一个具有抗软错误能力的SRAM电路单元。通过把图3电路的思想用到4管NAND和4管NOR组成的CMOS SR锁存器，James R.Hoff人提出了一种具有抗软错误能力的SR锁存器图4，图5(见美国专利Redundant single event upset suppression system，Patent No.US 7,023,235 B2)。然而该电路依旧没有解决电路输出上升和下降转换不对称的问题。比如对于图4的NAND组成的SR锁存器，当S为低时R为高时，p1管导通，对节点Q充电使其变高。同样，QB经过p5晶体管的充电作用也逐渐升高。虽然此时R为高，n3管导通。但是在QB上升为高之前，n4管依旧关闭，因而QN不能立刻将为低电平。只有当QB或者Q上升到高之后，QN才能下降为低电平。同样当R为低时S为高，QN由于p3晶体管导通而充电变高，然而在QN变高之前，n2始终关闭，因此Q不能立刻变为低电平。只有在QN变为高电平之后，Q才能下降为低电平。因此Q和QN的延时是不对称的。同样的分析也可以用于传统的由NOR组成的SR锁存器电路。在高性能集成电路中，对称的延时对于信号的充分利用具有重要的地位。因此我们应当保证Q和QN具有相同的延时特性。
Borivoje Nikolie等人针对基于灵敏放大器的触发器曾提出过对于NAND构成的SR锁存器进行变换使的延时对称的电路结构(见文献Borivoje Nikolie et al.“Improvedsense-amplifier-based flip-flopdesign and measurements，”in JSSC，vol.35，no.6，June 2000，pp.876-884)。然而该结构只针对NAND构成的SR锁存器，没有提供NOR构成的SR锁存器的电路结构，更没有提供CLK-D锁存器的电路结构。并且更为重要的是，它并不具备自我修正的抗软错误的能力。Peter Hzaucha等人提出了具有抗软错误的能力的CLK-D锁存器L2如图4(Peter Hzaucha，et al.，“Measurements and analysis of SER-tolerant latch in a 90-nm dual-VtCMOS process，”IEEE J.Solid-State Circuits，vol.39，no.9，pp.1536-1543，Sept.2004.)，然而可以发现该电路Q和QN端是相关的。因此如果Q端发生软错误，则该将传播至QN端。综合以上各种因素的考虑，本发明将提出一种新的既有自我修正能力，又有对称输出能力的锁存器。
发明内容
本发明的目的是提出一种具有自修正能力的，具有对称延时输出性能的SEUT_CLK_D锁存器，结构如图5所示。
本发明的有益效果是与传统CLK-D锁存器电路相比，本发明提出SEUT_CLK_D能够具有对称的输出延时性能，具有强的抗软错误的能力，具有自我修正的功能，所提出的电路技术非常适合作为数字电路标准单元并应用在高性能集成电路设计中。
图1.传统的由4管NAND组成的SR锁存器a，原理图，b，电路图。
图2.传统的由4管NOR组成的SR锁存器a，原理图，b，电路图。
图3.传统的具有自修正能力的SRAM单元电路。
图4.传统的具有自修正能力的CLK-D锁存器L2。
图5.新的具有自我修正能力的CMOS对称输出SEUT_CLK_D锁存器电路结构图。
图6.新的SEUT_CLK_D锁存器的真值表。
图7.新的SEUT_CLK_D锁存器的仿真图。
图8.传统电路和新的电路面对宇宙粒子等的轰击时，Q，QN端的变化。
图9.传统电路和新的电路时序参数比较。
具体实施例方式
本发明解决其技术问题的技术方案是由时钟CLK控制的具有自修正功能的CMOS对称输出D锁存器，如图5所示。
对于图5所示的由时钟CLK控制的具有自修正功能的CMOS对称输出D锁存器。当CLK为低电平时，n1，p1处于截止状态，p4，n4处于导通状态，因此Q点电压处于保持状态。同时，其他节点如QN，QB，QNB也处于保持状态。当CLK为高时，Q的状态取决于D的值。当D为高时，Q通过p1，p2充电，QN通过n5，n6放电，实现锁存高电平的功能。当D为低时，Q通过n1，n2放电，QN通过p5，p6充电，实现锁存低电平的功能。
可以看到，在任何情况下，充电支路和放电支路上均只有两个晶体管。考虑到在CLK来临之前，D已经达到稳定状态，因此实际上发生转换的只有个晶体管。因此该CLK-D的速度可以非常快。
该电路的自我修正功能是这样的。假如初始Q，QN，QB，QBN状态为低，高，低，高，而CLK为低，电路进入保持状态。由于宇宙射线，粒子轰击等原因，Q发生错误翻转变为高。于是状态变为，高，高，低，高。然而首先由于CLK为低，因此p1截止，n1截止，p3导通，n3导通。但由于QBN为高，因此p4截止，从而Q不能始终维持为高。由于QN为高，n4导通，因此Q的高电平将经过n3，n4支路放电。最终Q依旧为低电平，Q，QN，QB，QBN状态依旧为低，高，低，高。同样，当一个错误发生在其他节点，如QN，QB，QBN时，该电路依旧能否自我修正回到初始状态。
为了显示本电路结构的优越性，我们首先采用HSPICE优化传统电路和新的电路，然后仿真比较它们的延时性能。其性能如图7，8，9所示。可以看到，新的电路延时和功耗都得到大大减小。另外，可以看到如果Q端发生一个粒子轰击。传统电路将使这个冲击传播到QN而新的电路则有效的避免了Q端的冲击传播到QN。
本发明的必要技术特征是1，具有自修正能力，只要Q，QN，QB，QBN中有一个节点因软错误发生错误翻转，该电路都能够自动恢复到初始的正确状态。
2，具有对称的晶体管结构特征，无论上升或者下降转换，每个支路上均含有相同数目的处于开关状态的晶体管。
3，对于Q，QN节点对应的电路p1-p6，n1-n6的尺寸大小可以与QB，QBN节点对应的电路p7-p12，n7-n12的尺寸大小不一致。
权利要求
1，具有自修正功能的CMOS对称输出D锁存器，其特征在于第一D锁存器，包括状态Q的锁存电路和状态QN锁存电路，其中状态Q锁存电路含有互相串联的PMOS管p2和p1，该p2管的栅极接数字输入信号D的反相信号，p1管的栅极接时钟控制信号CLK的反相信号，互相串联的PMOS管p4和p3，该p3管的栅极按时钟信号CLK，该p4管的源极和p2管的源极相连后接电源，p3管的漏极和p1管的漏极相连后形成状态信号Q的输出端，p4的栅极接QBN，互相串联的NMOS管n1和n2，该n1的栅极接时钟信号CLK，n2管的栅极接输入信号D的反相信号，互相串联的NMOS管n3和n4，该n3管的栅极信号为时钟控制信号CLK的反相信号，n3管的漏极和n1管的漏极相连后作为Q的输出端，n4管的源极和n2管的源极相连后接地，n4的栅极接QN；状态QN的锁存电路含有互相串联的PMOS管p6和p5，该p6管的栅极接数字输入信号D，p5管的栅极接时钟控制信号CLK的反相信号，互相串联的PMOS管p8和p7，该p7管接时钟信号CLK，该p8管的源极和p6管的源极相连后接电源，p7管的漏极和p5管的漏极相连后形成状态信号QN的输出端，p8的栅极接Q，互相串联的NMOS管n5和n6，该n5的栅极接时钟信号CLK，n6管的栅极接输入信号D，互相串联的NMOS管n7和n8，该n7管的栅极信号为时钟控制信号CLK的反相信号，n7管的漏极和n5管的漏极相连后作为QN的输出端，n8管的源极和n6管的源极相连后接地，n8的栅极接QB；第二D锁存器，包括状态QB的锁存电路和状态QBN锁存电路，其中状态QB锁存电路含有互相串联的PMOS管p10和p9，该p10管的栅极接数字输入信号D的反相信号，p9管的栅极接时钟控制信号CLK的反相信号，互相串联的PMOS管p12和p11，该p11管的栅极接时钟信号CLK，该p12管的源极和p10管的源极相连后接电源，p9管的漏极和p111管的漏极相连后形成状态信号QB的输出端，p12的栅极接QN，互相串联的NMOS管n9和n10，该n9的栅极接时钟信号CLK，n10管的栅极接输入信号D的反相信号，互相串联的NMOS管n11和n12，该n11管的栅极信号为时钟控制信号CLK的反相信号，n12管的漏极和n9管的漏极相连后作为QB的输出端，n10管的源极和n12管的源极相连后接地，n11的栅极接时钟控制信号CLK的反相信号；状态QBN的锁存电路含有互相串联的PMOS管p14和p13，该p14管的栅极接数字输入信号D，p13管的栅极接时钟控制信号CLK的反相信号，互相串联的PMOS管p16和p15，该p15管接时钟信号CLK，该p16管的源极和p14管的源极相连后接电源，p15管的漏极和p13管的漏极相连后形成状态信号QBN的输出端，p16的栅极接QB信号，互相串联的NMOS管n13和n14，该n13的栅极接时钟信号CLK，n14管的栅极接输入信号D，互相串联的NMOS管n15和n16，该n15管的栅极信号为时钟控制信号CLK的反相信号，n15管的漏极和n13管的漏极相连后作为QBN的输出端，n16管的源极和n14管的源极相连后接地，n16的栅极接Q。
全文摘要
本发明属于对称输出寄存器技术领域，其特征在于，在状态发生转变的充电或者放电支路上只有两个晶体管，并且由于CLK和D信号在一个发生翻转时另一个处于稳定状态，因此实际发生状态变化时只有一个晶体管在控制，从而加快翻转速度，同时对称性也好。由于引入了冗余电路，因而两种电路在保持状态时，能够对宇宙射线等造成的软错误进行自动恢复，具有自我修复能力。
文档编号H03K3/356GK1953326SQ20061011428
公开日2007年4月25日 申请日期2006年11月3日 优先权日2006年11月3日
发明者林赛华, 杨华中, 汪蕙 申请人:清华大学