用于锁相环的有源滤波器的制造方法
【专利摘要】本发明公开了一种用于锁相环的有源滤波器，包括：运算放大器、MOS晶体管、四个电阻、四个电容模块和数字信号控制模块。数字信号控制模块能够调节四个电容模块的电容大小，能最大程度的满足环路参数的调节范围，从而满足系统对环路参数的要求。电阻、电容模块和运算放大器的连接方式能够有源滤波器增加了两个低通极点，能够对杂散噪声进行衰减。运算放大器的偏置电路采用大电容能减少噪声。本发明能实现低噪声、高稳定性的有源环路滤波器，进而能保障超宽带锁相环系统的性能。
【专利说明】用于锁相环的有源滤波器
【技术领域】
[0001] 本发明涉及一种半导体集成电路，特别是涉及一种用于锁相环的有源滤波器。
【背景技术】
[0002] 锁相环电路是用于多种芯片的通用模块设计，使用广泛。其中环路滤波器模块对 整个锁相环系统的稳定性有着至关重要的影响，所以环路滤波器的设计相当重要。在对可 调带宽没有特别大的情况下业界普遍采用无源滤波器设计，但是当对超宽带锁相环设计 时，压控振荡器的可调电压可能大于电荷泵供给电压，有源环路滤波器的应用就是必须的， 但是有源滤波器由于自身有源器件的噪声、不稳定性等因素的影响一直是设计有源滤波器 的难题。
【发明内容】
[0003] 本发明所要解决的技术问题是提供一种用于锁相环的有源滤波器，能实现低噪 声、高稳定性的有源环路滤波器，进而能保障超宽带锁相环系统的性能。
[0004] 为解决上述技术问题，本发明提供的用于锁相环的有源滤波器包括：运算放大器、 第一M0S晶体管、第一电阻、第二电阻、第三电阻、第四电阻、第一电容模块、第二电容模块、 第三电容模块、第四电容模块和数字信号控制模块。
[0005] 所述运算放大器的负输入端连接由锁相环的电荷泵输出的电荷泵电流。
[0006] 所述运算放大器的正输入端连接第一偏置电流，所述运算放大器的正输入端和地 之间连接所述第一电阻，所述第一M0S晶体管的栅极和所述运算放大器的正输入端连接， 所述第一M0S晶体管的源极和漏极连接在一起。
[0007] 所述第一电容模块、所述第二电容模块、所述第三电容模块和所述第四电容模块 都分别包括四个连接端，第一连接端为输入端、第二连接端为输出端、第三连接端为第一控 制端、第四连接端为第二控制端。
[0008] 所述第一电容模块通过第一连接端和第二连接端和所述第二电阻串联在所述运 算放大器的负输入端和输出端之间。
[0009] 所述第二电容模块通过第一连接端和第二连接端连接在所述运算放大器的负输 入端和所述运算放大器的输出端之间。
[0010] 所述第三电阻连接在所述运算放大器的输出端和所述第四电阻的第一端之间，所 述第四电阻的第二端为所述有源滤波器的输出端，所述有源滤波器的输出端向所述锁相环 的压控振荡器输出控制电压。
[0011] 所述第四电阻的第一端连接所述第三电容模块的第一连接端和第二连接端中的 一个，所述第三电容模块的第一连接端和第二连接端中的另一个接地；所述第四电阻的第 二端连接所述第四电容模块的第一连接端和第二连接端中的一个，所述第四电容模块的第 一连接端和第二连接端中的另一个接地。
[0012] 所述数字信号控制模块包括5个输入控制端和两个数据输出端，所述5个输入控 制端接收5个控制信号，所述数字信号控制模块根据所述5个输入控制端接收的5个控制 信号形成两组数据信号并分别从两个数据输出端输出，两组数据信号都为5位、且两组数 据信号的各对应位的数据互为反相。
[0013]所述第一电容模块、所述第二电容模块、所述第三电容模块和所述第四电容模块 的第三连接端都连接所述数字信号控制模块的第一数据输出端，所述第一电容模块、所述 第二电容模块、所述第三电容模块和所述第四电容模块的第四连接端都连接所述数字信号 控制模块的第二数据输出端。
[0014] 所述第一电容模块、所述第二电容模块、所述第三电容模块和所述第四电容模块 都采用相同的电容模块结构。
[0015] 所述电容模块结构包括六级子电容单元，每一级子电容单元都包括子电容、第一 PM0S管和第一NM0S管，每一级子电容的第一端分别通过一个所述第一PM0S管开关和所述 电容模块结构的第一连接端相连、以及通过一个所述第一NM0S管开关和所述电容模块结 构的第一连接端相连，每一级子电容的第二端和所述电容模块结构的第二连接端相连。
[0016] 第一级子电容单元的第一PM0S管和第一NM0S管都导通，使所述第一级子电容一 直连接在所述电容模块结构的第一连接端和第二连接端之间。
[0017] 第二级子电容单元的第一PM0S管的栅极连接第一组数据信号中的第一位、第一 NM0S管的栅极连接第二组数据信号中的第一位；第三级子电容单元的第一PM0S管的栅极 连接第一组数据信号中的第二位、第一NM0S管的栅极连接第二组数据信号中的第二位；第 四级子电容单元的第一PM0S管的栅极连接第一组数据信号中的第三位、第一NM0S管的栅 极连接第二组数据信号中的第三位；第五级子电容单元的第一PM0S管的栅极连接第一组 数据信号中的第四位、第一NM0S管的栅极连接第二组数据信号中的第四位；第六级子电容 单元的第一PM0S管的栅极连接第一组数据信号中的第五位、第一NM0S管的栅极连接第二 组数据信号中的第五位。
[0018] 通过所述第一组数据信号和所述第二组数据信号分别控制所述第二级子电容、所 述第三级子电容、所述第四级子电容、所述第五级子电容和所述第六级子电容的第一端和 所述电容模块结构的第一连接端的导通和断开，从而调节所述电容模块结构的电容大小。
[0019] 进一步的改进是，所述数字信号控制模块包括5组相同的数字信号控制单元，每 一数字信号控制单元分别由一同相器和一反相器组成，所述同相器的输入端连接所述5个 控制信号中的一个，所述同相器的输出端连接所述反相器的输入端，所述同相器的输出端 输出所连接的控制信号的同相信号，所述反相器的输出端输出所连接的控制信号的反相信 号；由5个所述数字信号控制单元的所述反相器的输出端组成所述数字信号控制模块的第 一数据输出端并输出所述第一组数据，由5个所述数字信号控制单元的所述同相器的输出 端组成所述数字信号控制模块的第二数据输出端并输出所述第二组数据。
[0020] 进一步的改进是，所述运算放大器采用增益自举的全差分套筒式共源共栅结构， 包括：
[0021] 由第二NM0S管、第三NM0S管、第四NM0S管和第五NM0S管连接形成的全差分共源 共栅结构，所述第二NM0S管和所述第三NM0S管的源极接地、栅极为一对差分信号的输入 端，所述第四NM0S管的源极接所述第二NM0S管的漏极、所述第五NM0S管的源极接所述第 三NM0S管的漏极，所述第四NM0S管和所述第五NM0S管的漏极为一对差分信号的输出端。
[0022] 由第二PM0S管、第三PM0S管、第四PM0S管和第五PM0S管连接形成的负载结构， 所述第二PM0S管的漏极连接所述第四NM0S管的漏极，所述第三PM0S管的漏极连接所述第 五NM0S管的漏极，所述第四PM0S管的漏极连接所述第二PM0S管的源极，所述第五PM0S管 的漏极连接所述第三PM0S管的源极，所述第四PM0S管和所述第五PM0S管的源极接电源电 压。
[0023] 第一子运算放大器，所述第一子运算放大器的两个差分输入端分别连接所述第二 NM0S管和所述第三NM0S管的漏极，所述第一子运算放大器的两个差分输出端分别连接所 述第四NM0S管和所述第五NM0S管的栅极。
[0024] 第二子运算放大器，所述第二子运算放大器的两个差分输入端分别连接所述第四 PM0S管和所述第五PM0S管的漏极，所述第二子运算放大器的两个差分输出端分别连接所 述第二PM0S管和所述第三PM0S管的栅极。
[0025] 进一步的改进是，所述第一子运算放大器采用由2个第六PM0S管和2个第六NM0S 管组成的全差分折叠共源共栅结构，2个所述第六PM0S管为共源放大管并且2个所述第六 PM0S管的栅极作为所述第一子运算放大器的差分输入端，2个所述第六NM0S管为共栅放大 管并且2个所述第六NM0S管的漏极作为所述第一子运算放大器的差分输出端。
[0026] 所述第二子运算放大器采用由2个第七NM0S管和2个第七PM0S管组成的全差分 折叠共源共栅结构，2个所述第七NM0S管为共源放大管并且2个所述第七NM0S管的栅极作 为所述第二子运算放大器的差分输入端，2个所述第七PM0S管为共栅放大管并且2个所述 第七PM0S管的漏极作为所述第二子运算放大器的差分输出端。
[0027] 本发明具有如下有益效果：本发明通过四个电容模块和数字信号控制模块的设 置，能够实现滤波电容的5档可调，能最大程度的满足环路参数的调节范围，从而满足系统 对环路参数的要求。本发明的有源滤波器增加了两个低通极点，能够对杂散噪声进行衰减。 本发明的运算放大器的偏置电路采用大电容能减少噪声。所以本发明能实现低噪声、高稳 定性的有源环路滤波器，进而能保障超宽带锁相环系统的性能。
【专利附图】
【附图说明】
[0028] 下面结合附图和【具体实施方式】对本发明作进一步详细的说明：
[0029] 图1是现有电荷泵锁相环的结构图；
[0030] 图2是现有电荷泵锁相环的相位模型；
[0031] 图3是现有用于电荷泵锁相环的二阶有源环路滤波器电路图；
[0032] 图4A是现有用于电荷泵锁相环的三阶有源环路滤波器一电路图；
[0033] 图4B是现有用于电荷泵锁相环的三阶有源环路滤波器二电路图；
[0034] 图5是本发明实施例用于锁相环的有源滤波器电路图；
[0035]图6是本发明实施例的数字信号控制模块的电路图；
[0036] 图7A是本发明实施例的电容模块结构的电路图；
[0037] 图7B是本发明实施例的电容模块结构的子电容电路图；
[0038] 图8是本发明实施例的运算放大器的电路图；
[0039] 图9是本发明实施例的有源滤波器的仿真结果。
【具体实施方式】
[0040] 在锁相环的设计中，考虑到成本、复杂程度、噪声等方面的影响无源滤波器要比有 源滤波器更受欢迎，其中尤其重要的一点是来自有源器件的噪声。然而在一些特殊情况下， 有源滤波器的特点还是使其不得不应用到设计中去，比如当压控振荡器的可调电压大于电 荷泵可供给的电压时，有源滤波器的使用就是必须的了。需要较高可控电压的压控振荡器 在宽带应用中很常见，例如有线电视的谐调器。在低噪声和高功率的压控振荡器中也很常 见。通常有源环路滤波器常选择二阶以上，采用多阶极点可以改善有源滤波器的性能。此 夕卜，高阶环路滤波器可在保证相同的鉴相杂散抑制的同时，可以允许更宽的环路带宽和更 高的鉴相频率，降低了分频比，从而改善锁相环的带内相位噪声性能。因此，研究有源环路 滤波器的设计有着重要的意义。
[0041] 电荷泵结构的锁相环（CPLL)具有易于集成、低功耗、无相差锁定、低抖动等优点， 因而得到广泛应用。环路滤波器（LPF)是电荷泵锁相环电路的重要部分，其决定了锁相环 的基本频率特性。由于有源器件会引入的相位噪声，因此一般情况下采用无源滤波器作为 环路滤波器。但是对宽带高压VC0调谐时，须采用有源环路滤波器以提供较高的输出电压。 通常有源环路滤波器常选择二阶以上，采用多阶极点可以改善有源滤波器的性能。此外，高 阶环路滤波器可在保证相同的鉴相杂散抑制的同时，可以允许更宽的环路带宽和更高的鉴 相频率，降低了分频比，从而改善锁相环的带内相位噪声性能。因此，研究有源环路滤波器 的设计有着重要的意义。
[0042] 电荷泵锁相环结构如图1所示，包括鉴频鉴相器101、电荷泵102、环路滤波器即低 通滤波器103、压控振荡器104和分频器105。鉴频鉴相器101比较两个信号即输入信号ui 和输出信号uopll的分频信号的相位与频率差，并产生控制信号给电荷泵102,然后电荷泵 102相应地给环路滤波器103充放电，此时压控振荡器104输出频率正比于环路滤波器103 上的控制电压uo,最终使输入信号ui的参考时钟频率f；与分频器105的输出信号同频同 相，即压控振荡器104的输出信号uopll的输出信号频率&为参考时钟频率f；的N倍。
[0043]即：
【权利要求】
1. 一种用于锁相环的有源滤波器，其特征在于，有源滤波器包括；运算放大器、第一 MOS晶体管、第一电阻、第二电阻、第H电阻、第四电阻、第一电容模块、第二电容模块、第H 电容模块、第四电容模块和数字信号控制模块； 所述运算放大器的负输入端连接由锁相环的电荷粟输出的电荷粟电流； 所述运算放大器的正输入端连接第一偏置电流，所述运算放大器的正输入端和地之间 连接所述第一电阻，所述第一 MOS晶体管的栅极和所述运算放大器的正输入端连接，所述 第一 MOS晶体管的源极和漏极连接在一起； 所述第一电容模块、所述第二电容模块、所述第H电容模块和所述第四电容模块都分 别包括四个连接端，第一连接端为输入端、第二连接端为输出端、第H连接端为第一控制 端、第四连接端为第二控制端； 所述第一电容模块通过第一连接端和第二连接端和所述第二电阻串联在所述运算放 大器的负输入端和输出端之间； 所述第二电容模块通过第一连接端和第二连接端连接在所述运算放大器的负输入端 和所述运算放大器的输出端之间； 所述第H电阻连接在所述运算放大器的输出端和所述第四电阻的第一端之间，所述第 四电阻的第二端为所述有源滤波器的输出端，所述有源滤波器的输出端向所述锁相环的压 控振荡器输出控制电压； 所述第四电阻的第一端连接所述第H电容模块的第一连接端和第二连接端中的一个， 所述第H电容模块的第一连接端和第二连接端中的另一个接地；所述第四电阻的第二端连 接所述第四电容模块的第一连接端和第二连接端中的一个，所述第四电容模块的第一连接 端和第二连接端中的另一个接地； 所述数字信号控制模块包括5个输入控制端和两个数据输出端，所述5个输入控制端 接收5个控制信号，所述数字信号控制模块根据所述5个输入控制端接收的5个控制信号 形成两组数据信号并分别从两个数据输出端输出，两组数据信号都为5位、且两组数据信 号的各对应位的数据互为反相； 所述第一电容模块、所述第二电容模块、所述第H电容模块和所述第四电容模块的第 H连接端都连接所述数字信号控制模块的第一数据输出端，所述第一电容模块、所述第二 电容模块、所述第H电容模块和所述第四电容模块的第四连接端都连接所述数字信号控制 模块的第二数据输出端； 所述第一电容模块、所述第二电容模块、所述第H电容模块和所述第四电容模块都采 用相同的电容模块结构； 所述电容模块结构包括六级子电容单元，每一级子电容单元都包括子电容、第一 PMOS 管和第一 NMOS管，每一级子电容的第一端分别通过一个所述第一 PMOS管开关和所述电容 模块结构的第一连接端相连、W及通过一个所述第一 NMOS管开关和所述电容模块结构的 第一连接端相连，每一级子电容的第二端和所述电容模块结构的第二连接端相连； 第一级子电容单元的第一 PMOS管和第一 NMOS管都导通，使所述第一级子电容一直连 接在所述电容模块结构的第一连接端和第二连接端之间； 第二级子电容单元的第一 PMOS管的栅极连接第一组数据信号中的第一位、第一 NMOS 管的栅极连接第二组数据信号中的第一位；第H级子电容单元的第一 PMOS管的栅极连接 第一组数据信号中的第二位、第一 NMOS管的栅极连接第二组数据信号中的第二位；第四级 子电容单元的第一 PM0S管的栅极连接第一组数据信号中的第H位、第一 NM0S管的栅极连 接第二组数据信号中的第H位；第五级子电容单元的第一 PM0S管的栅极连接第一组数据 信号中的第四位、第一 NM0S管的栅极连接第二组数据信号中的第四位；第六级子电容单元 的第一 PM0S管的栅极连接第一组数据信号中的第五位、第一 NM0S管的栅极连接第二组数 据信号中的第五位； 通过所述第一组数据信号和所述第二组数据信号分别控制所述第二级子电容、所述第 H级子电容、所述第四级子电容、所述第五级子电容和所述第六级子电容的第一端和所述 电容模块结构的第一连接端的导通和断开，从而调节所述电容模块结构的电容大小。
2. 如权利要求1所述的用于锁相环的有源滤波器，其特征在于；所述数字信号控制模 块包括5组相同的数字信号控制单元，每一数字信号控制单元分别由一同相器和一反相器 组成，所述同相器的输入端连接所述5个控制信号中的一个，所述同相器的输出端连接所 述反相器的输入端，所述同相器的输出端输出所连接的控制信号的同相信号，所述反相器 的输出端输出所连接的控制信号的反相信号；由5个所述数字信号控制单元的所述反相器 的输出端组成所述数字信号控制模块的第一数据输出端并输出所述第一组数据，由5个所 述数字信号控制单元的所述同相器的输出端组成所述数字信号控制模块的第二数据输出 端并输出所述第二组数据。
3. 如权利要求1所述的用于锁相环的有源滤波器，其特征在于；所述运算放大器采用 增益自举的全差分套筒式共源共栅结构，包括： 由第二NM0S管、第H NM0S管、第四NM0S管和第五NM0S管连接形成的全差分共源共栅 结构，所述第二NM0S管和所述第H NM0S管的源极接地、栅极为一对差分信号的输入端，所 述第四NM0S管的源极接所述第二醒0S管的漏极、所述第五NM0S管的源极接所述第H NM0S 管的漏极，所述第四NM0S管和所述第五NM0S管的漏极为一对差分信号的输出端； 由第二PM0S管、第HPM0S管、第四PM0S管和第五PM0S管连接形成的负载结构，所述第 二PM0S管的漏极连接所述第四NM0S管的漏极，所述第H PM0S管的漏极连接所述第五NM0S 管的漏极，所述第四PM0S管的漏极连接所述第二PM0S管的源极，所述第五PM0S管的漏极 连接所述第H PM0S管的源极，所述第四PM0S管和所述第五PM0S管的源极接电源电压； 第一子运算放大器，所述第一子运算放大器的两个差分输入端分别连接所述第二NM0S 管和所述第HN10S管的漏极，所述第一子运算放大器的两个差分输出端分别连接所述第 四NM0S管和所述第五NM0S管的栅极； 第二子运算放大器，所述第二子运算放大器的两个差分输入端分别连接所述第四PM0S 管和所述第五PM0S管的漏极，所述第二子运算放大器的两个差分输出端分别连接所述第 二PM0S管和所述第H PM0S管的栅极。
4. 如权利要求3所述的用于锁相环的有源滤波器，其特征在于；所述第一子运算放大 器采用由2个第六PM0S管和2个第六NM0S管组成的全差分折叠共源共栅结构，2个所述第 六PM0S管为共源放大管并且2个所述第六PM0S管的栅极作为所述第一子运算放大器的差 分输入端，2个所述第六NM0S管为共栅放大管并且2个所述第六NM0S管的漏极作为所述第 一子运算放大器的差分输出端； 所述第二子运算放大器采用由2个第走醒0S管和2个第走PM0S管组成的全差分折叠 共源共栅结构，2个所述第走NMOS管为共源放大管并且2个所述第走NMOS管的栅极作为所 述第二子运算放大器的差分输入端，2个所述第走PM0S管为共栅放大管并且2个所述第走 PM0S管的漏极作为所述第二子运算放大器的差分输出端。
【文档编号】H03L7/093GK104348481SQ201310329487
【公开日】2015年2月11日 申请日期:2013年7月31日 优先权日:2013年7月31日
【发明者】朱红卫, 王旭, 马点权 申请人:上海华虹宏力半导体制造有限公司