基于全数字锁相环和开关电容滤波器的自适应滤波电路的制作方法
【专利摘要】本实用新型提供了一种基于全数字锁相环和开关电容滤波器的自适应滤波电路，包括接收输入信号中的一路信号，整形并输出方波信号的整形电路；倍频所接收方波信号的FPGA实现的全数字锁相环电路；开关电容滤波器接收输入信号中的另一路信号和FPGA实现的全数字锁相环电路倍频后的输出信号，并分别输入到开关电容滤波器的信号输入端和时钟输入端，开关电容滤波器根据时钟输入端信号来控制滤波器的截止频率，输出经过滤波的信号，从而完成输入信号的自适应滤波。该自适应滤波电路输入信号频率范围为1KHz-50KHz，具有频率范围宽、抗干扰能力强、结构简单等特点。
【专利说明】基于全数字锁相环和开关电容滤波器的自适应滤波电路
【技术领域】
[0001]本实用新型属于信号处理【技术领域】，涉及一种倍频电路和开关电容滤波电路结合的开关电容自适应滤波电路，特别涉及一种基于全数字锁相环和开关电容滤波器的自适应滤波电路。
【背景技术】 [0002]随着数字电路技术的发展，数字锁相环在调制解调、频率合成、FM立体声解码、彩色副载波同步、图像处理等各个方面得到了广泛的应用。数字锁相环不仅吸收了数字电路可靠性高、体积小、价格低等优点，还解决了模拟锁相环的直流零点漂移、器件饱和及易受电源和环境温度变化等缺点，还具有对离散样值的实时处理能力，已成为锁相技术发展的方向。锁相环是一个相位反馈控制系统，在数字锁相环中，由于误差控制信号是离散的数字信号，而不是模拟电压，因而受控的输出电压的改变是离散的而不是连续的；此外，环路组成部件也全用数字电路实现，故而这种锁相环就称之为全数字锁相环（简称ADPLL)。现阶段开关电容滤波器都采用模拟锁相环来实现自适应滤波，但是模拟锁相环有锁定频率范围窄、电路噪声大、信号混叠、易受外界环境影响等问题。其中心频点受压控振荡器（VCO)的限制而范围较小，环路带宽较窄；当参考源出现瞬断或者参考时钟源切换时，VCO输出时钟频率会出现较大的相位瞬变，影响开关电容滤波器的滤波效果。
【发明内容】
[0003]本实用新型的目的是提供一种电路结构简单、成本低、功耗小的基于全数字锁相环和开关电容滤波器的自适应滤波电路，不易受外界环境影响，具有较好的滤波效果。
[0004]为实现上述目的，本实用新型采取的技术方案是：一种基于数字锁相环和开关电容滤波器的自适应滤波电路，包括整形电路、FPGA实现的全数字锁相环电路和开关电容滤波器。
[0005]整形电路，用于接收输入信号中的一路信号，将接收到的信号整形为方波信号，并将该方波信号输送给FPGA实现的全数字锁相环电路；
[0006]FPGA实现的全数字锁相环电路，用于接收整形电路输送的方波信号，对接收到的方波信号进行倍频，得到倍频后的输出信号，并将该倍频后的输出信号输送给开关电容滤波器；
[0007]开关电容滤波器，用于接收输入信号中的另一路信号，用于接收FPGA实现的全数字锁相环电路输送的倍频后的输出信号，将接收到的输入信号中的另一路信号和倍频后的输出信号分别输入到开关电容滤波器的信号输入端和时钟输入端，开关电容滤波器根据时钟输入端信号来控制滤波器的截止频率，输出经过滤波的信号，从而完成输入信号的自适应滤波。
[0008]本实用新型自适应滤波电路包括整形电路、FPGA实现的全数字锁相环电路和 MAX295芯片构成的滤波电路。实现自适应滤波电路的原理是整形后的待处理信号输入到FPGA内。全数字锁相环程控分频模块检测其频率，并选择分频系数产生系统时钟，该时钟用来调节锁相环系统的中心频率，同时整形后的待处理信号在鉴相器和环路反馈信号进行相位比较，输出两者的相位差。鉴相器的输出送入同步检测电路和模K加减计数器。同步检测电路根据鉴相器的输出来判断是否锁相，输出同步信号，同步信号加到脉冲加减控制器， 模K加减计数器以系统时钟为工作时钟进行滤波计数。当达到计数器预设值时，计数器输出相应的进位脉冲或者借位脉冲。脉冲加减控制器则根据进位脉冲或者借位脉冲和同步信号来调节输出脉冲的频率和相位。输出的倍频信号输入到MAX295的时钟输入端，来控制滤波器的截止频率，从而实现了自适应滤波。该自适应滤波电路结构简单，适用范围广，受温度变化影响小，可以实现IKHz~50KHz的自适应低通滤波。
【专利附图】
【附图说明】
[0009]图I是本实用新型自适应滤波电路的结构示意图。
[0010]图2是本实用新型自适应滤波电路中FPGA实现的全数字锁相环电路的结构示意图。
[0011]图3是本实用新型自适应滤波电路中第一电源电路的结构示意图。
[0012]图4是本实用新型自适应滤波电路中第二电源电路的结构示意图。
[0013]图5是本实用新型自适应滤波电路中晶振电路的结构示意图。
[0014]图6是本实用新型的自适应滤波电路中FPGA芯片与MAX295芯片的连接电路图。
[0015]图7是本实用新型自适应滤波电路中使用的全数字锁相环的原理框图。
[0016]图8是本实用新型的FPGA全锁相环内部逻辑电路图。
[0017]图9是本实用新型的自适应滤波器幅频特性曲线图。
[0018]图I和图2中：1.整·形电路，2. FPGA实现的全数字锁相环电路，3.开关电容滤波器,4.第一电源电路,5.第二电源电路,6.晶振电路,7. FPGA芯片。
[0019]【具体实施方式】
[0020]下面结合附图和实施方式对本实用新型进行详细说明。
[0021]如图I所示，本实用新型自适应滤波电路，包括整形电路I、FPGA实现的全数字锁相环电路2和开关电容滤波器3 ；
[0022]整形电路1，用于接收输入信号中的一路信号，将接收到的信号整形为方波信号，并将该方波信号输送给FPGA实现的全数字锁相环电路2 ；
[0023]FPGA实现的全数字锁相环电路2，用于接收整形电路I输送的方波信号，对接收到的方波信号进行倍频，得到倍频后的输出信号fclk，并将该倍频后的输出信号fclk输送给开关电容滤波器3 ；
[0024]开关电容滤波器3，用于接收输入信号中的另一路信号，用于接收FPGA实现的全数字锁相环电路2输送的倍频后的输出信号/；?，将接收到的输入信号fin中的另一路信号和倍频后的输出信号fclk分别输入到开关电容滤波器的信号输入端和时钟输入端，开关电容滤波器根据时钟输入端信号来控制滤波器的截止频率，输出经过滤波的信号/^，从而完成输入信号的自适应滤波。
[0025]如图2所示，本实用新型自适应滤波电路中FPGA实现的全数字锁相环电路2，包括FPGA芯片7，FPGA芯片7分别与第一电源电路4、第二电源电路5和晶振电路6相连接；FPGA芯片7与开关电容滤波器3相连接。
[0026]第一电源电路4的输入为5V直流电源，输出的I. 2V电压作为FPGA芯片7的内核电压。其结构如图3所示，包括第一稳压器U1，第一稳压器Ul的第2引脚分别与第三电阻 R3的一端和第一电感LI的一端相连接,第三电阻R3的另一端和第二电阻R2的一端分别接第一稳压器Ul的第I引脚；第一电感LI的另一端分别与第三电容C3的一端、第四电容 C4的一端和第五电容C5的一端相连接，并输出I. 2V电压；第五电容C5的另一端、第四电容C4的另一端、第三电容C3的另一端、第二电阻R2的另一端、第二电容C2的一端、第一电容Cl的一端和发光二极管LEDl的负极均接地；发光二极管LEDl的正极与第一电阻Rl的一端相连接；第一电阻Rl的另一端、第一电容Cl的另一端、第二电容C2的另一端和第一稳压器Ul的第3引脚分别接+5V电源。
[0027]第二电源电路5的输入电压为5V的直流电源，输出的3. 3V电压作为FPGA芯片7 的I/O驱动电压使用。第二电源电路5的结构如图4所示，包括第二稳压器U2，第二稳压器 U2的第3引脚接+5V电源；第二稳压器U2的第2引脚分别与第六电容C6的一端、第七电容C7的一端和第二电感L2的一端相连接；第二电感L2的另一端分别与第八电容C8的一端和第九电容C9的一端相连接，并输出3. 3V电压；第九电容C9的另一端、第八电容C8的另一端、第七电容C7的另一端、第六电容C6的另一端和第二稳压器U2的第I引脚分别接地。
[0028]第一电容Cl、第三电容C3、第七电容C7和第八电容C8均为极性电容。
[0029]第一稳压器Ul和第二稳压器U2米用AMS1084稳压器。
[0030]如图5所示，本实用新型自适应滤波电路中的晶振电路6，包括晶振XI，晶振Xl的第4引脚接第三电感L3的一端，晶振Xl的第I引脚接第四电阻R4的一端；第三电感L3的另一端和第四电阻R4的另一端分别接3. 3V电压；晶振Xl的第2引脚接地；晶振Xl的第3 引脚与第五电阻R5的一端相连接，第五电阻R5的另一端接FPGA芯片7。
[0031]晶振Xl采用频率为50MHz的KDSH8H有源晶振。晶振电路6将输出的时钟信号 CLKINl输入到FPGA芯片7的时钟输入引脚CLK。
[0032]本实用新型自适应·滤波电路中开关电容滤波器3与FPGA芯片I的连接图，如图6 所示。图6中的芯片U3即为图I和图2中的FPGA芯片7(为了避免FPGA芯片的附图标记 “7”与图6中芯片的引脚相混淆，因此在图6中用芯片U3表示前述的FPGA芯片）。芯片U3 的VCCIO引脚和第六电阻R6的一端分别与第二电源电路，即3. 3V电源电路的电压输出端相连接；第六电阻R6的另一端分别与按键SI的一端和芯片U3的RESET端口相连接，按键 SI的另一端接地；芯片U3的CLK端口接晶振电路的信号输出端；芯片U3的G5引脚接整形电路，芯片U3的GND端口和GND-PLL端口分别接地；芯片U3的VCCINT引脚与第一电源电路的电压输出端相连接;芯片U3的VCC-PLL端口分别与第十电容ClO的一端、第十一电容 Cll的一端、第十二电容C12的一端和第四电感L4的一端相连接，第四电感L4的另一端接芯片U3的VCXD-PLL端口 ；第十电容ClO的另一端、第十一电容Cl I的另一端和第十二电容 C12的另一端分别接地；芯片U3的syn引脚接有发光二极管LEDl ;芯片U3的F4引脚与第十三电容C13的一端相连接，第十三电容C13另一端与开关电容滤波器中滤波芯片U4的第 I引脚相连接，滤波芯片U4采用MAX295滤波芯片；滤波芯片U4的第2引脚接VEE-5V电压， 滤波芯片U4的第3引脚和第4引脚相连接;滤波芯片U4的第8引脚接入输入信号中的另一路信号；滤波芯片U4的第7引脚接VCC5V电压；滤波芯片U4的第6引脚接地，滤波芯片U4的第5引脚为滤波信号输出端。
[0033]FPGA 芯片 I 采用 EP2C20F484C8 芯片。[0034]晶振Xl产生的时钟信号CLKIN\通过引脚输入FPGA芯片，作为FPGA芯片的时钟信号，整形电路整形后产生的方波信号/；通过G5引脚输入到FPGA芯片内部，FPGA芯片通过F4引脚输出同步倍频输出信号fclk,同步倍频输出信号fclk通过一个电容输入至滤波芯片U4的时钟输入端CLK，同步信号syn通过引脚连接至一个发光二极管LED1，通过观察该发光二极管LEDl的亮灭可以判断锁相环是否锁相。输入信号的另一路输入至滤波芯片 U4的输入端IN,输出端OUT输出滤波后的信号滤波芯片U4的运算放大器反向输入端 OP IN-和输出端OP OUT连接，以减少干扰。
[0035]本实用新型自适应滤波电路的FPGA全数字锁相环原理框图，如图7所示。晶振Xl 产生的时钟信号CLKINl通过引脚输入到FPGA芯片内部的程控分频器，整形电路整形后产生的方波信号/；通过G5引脚分别输入到FPGA芯片内部的鉴相器和程控分频器。鉴相器内部是一个异或门，经过比较输入信号和N分频器输出的环路反馈信号，输出两者的相位差。鉴相器输出该相位差到同步检测电路和模K加减计数器。同步检测电路通过比较相位差和滞后一个系统时钟的相位差来判断是否锁相，同时输出一个同步信号（0或1,0表不未同步，I表示同步)给脉冲加减控制器。模K加减计数器的功能是根据鉴相器的输出产生进位脉冲或借位脉冲来控制脉冲加减控制器和滤波抗干扰。脉冲加减控制器电路内部由一个 3位的计数器控制，脉冲加减控制器输出信号为Add-del-out，每个系统时钟计数器加1，稳定时输出系统时钟的八分频信号。当有进位脉冲和同步信号为0时，计数值在一个系统时钟后加2，这时加减脉冲输出周期变短，当有借位脉冲和同步信号为0时，计数器值维持一个系统周期不变化，这时加减脉冲输出周期变长，这样调整了计数器值的变化速度就调整了 Add-del-out的输出周期，从而调整了通过#分频器输出广的频率，最后广反馈至鉴相器，同步检测电路根据鉴相器的输出检测到同步后，同步信号置1，实现对频率和相位的跟踪。
[0036]FPGA全锁相环内部逻辑电路图，如图8所示。异或门LGl组成了鉴相器模块，比较输入信号fs和反馈信号f，的相位差；第一 D触发器Dl构成了一个延时单元，对输入的相位差信号延时一个系统时钟输出；相位差信号和滞后相位差信号经过第一非门LG2、第二非门LG3、第一与门LG4、第二与门LG5、或门LG6和第一选择器SWl构成的同步检测电路输出同步信号；第一计数器cntl、第二计数器cnt2及第一加法器Al存储器分频器构成了程控分频模块，提供系统时钟（clk-sys);第三计数器cnt3、第一比较器compl、第二比较器 comp2、第二选择器SW2、第三选择器SW3、第二 D触发器D2和第三D触发器D3构成模K加减计数器输出进位脉冲、借位脉冲；第三与门LG7、第四与门LG8、第二加法器A2、第三加法器A3和第四计数器cnt4构成脉冲加减控制器，系统锁相稳定后输出倍频信号fclk ;第五计数器cnt5、第三比较器comp3、第四比较器comp4、第四选择器SW4、第五选择器SW5和第四 D触发器D4构成N分频器，对输入的fclk信号N分频输出反馈至异或门LGl。
[0037]按照图I的结构实现实验系统。在QuartusIIS. 0集成编译环境下，将工程综合生成的配置文件通过JTAG方式下载到ALTERA公司的EP2C20F484C8芯片。使用RIGOL公司的DG1022型双通道信号发生器，产生信号，第一通道产生的信号输入到本自适应滤波电路的输入端，经过NE555整形、FPGA倍频，用Tektronix公司的TDS3032B型示波器观察FPGA 倍频输出方波，观察到随着输入信号的变化，倍频输出频率相应变化。然后将倍频输出方波连接到MAX295芯片的时钟输入端；同时，双通道信号发生器第二通道产生的信号输入到 MAX295芯片的信号输入端，在第一通道输出信号固定的情况下，调节第二通道输出信号的频率，用示波器观察输出波形，晶体管毫伏表测量幅值，记录数据：当第二通道输入信号的频率大于第一通道的频率时，信号幅值衰减，相当于滤除了待处理信号中比信号频率高的噪声信号的干扰。第一通道输出从IKHz至50KHz变化，调节第二通道输出信号频率，测量记录输出信号幅值。图9是在第一通道输出10KHz、25KHz及40KHz频率的前提下、第二通道输出IKHz~60KHz频率信号时，MAX295芯片输出端信号频率与幅值曲线图。图中显示， 在10KHz、25KHz和40KHz信号幅值理论值应为3. 536V，实际测量值分别为3. 601V、3. 629V、
3.588V，其相对误差不大于2. 63%。上述实验说明本实用新型自适应滤波电路的测试结果与理论值符合良好，适用范围广。
[0038]本实用新型自适应滤波电路的设计方法是先将输入的正弦信号转换为方波，然后将该方波输入到FPGA实现的全数字锁相环，通过全数字锁相环的锁相倍频输入到开关电容滤波芯片的时钟端，从而达到滤波频率的跟踪。在提出方案的同时，设计了硬件电路，通过测试硬件电路，能`够达到截止频率自动跟踪，测试结果与理论值符合良好，证明了该方案的正确性及可行性。
【权利要求】
1.一种基于数字锁相环和开关电容滤波器的自适应滤波电路，其特征在于，包括整形电路（I)、FPGA实现的全数字锁相环电路（2 )和开关电容滤波器（3 )，整形电路（1)，用于接收输入信号中的一路信号，将接收到的信号整形为方波信号，并将该方波信号输送给FPGA实现的全数字锁相环电路（2)；FPGA实现的全数字锁相环电路（2 )，用于接收整形电路（I)输送的方波信号，对接收到的方波信号进行倍频，得到倍频后的输出信号，并将该倍频后的输出信号输送给开关电容滤波器（3);开关电容滤波器（3)，用于接收输入信号中的另一路信号，用于接收FPGA实现的全数字锁相环电路（2)输送的倍频后的输出信号，将接收到的输入信号中的另一路信号和倍频后的输出信号分别输入到开关电容滤波器的信号输入端和时钟输入端，开关电容滤波器根据时钟输入端信号来控制滤波器的截止频率，输出经过滤波的信号，从而完成输入信号的自适应滤波。
2.根据权利要求1所述基于数字锁相环和开关电容滤波器的自适应滤波电路，其特征在于，所述的FPGA实现的全数字锁相环电路（2)，包括FPGA芯片（7)，FPGA芯片（7)分别与第一电源电路（4)、第二电源电路（5)和晶振电路（6)相连接；FPGA芯片（7)与开关电容滤波器（3)相连接。
3.根据权利要求2所述基于数字锁相环和开关电容滤波器的自适应滤波电路，其特征在于：所述的第一电源电路（4)包括第一稳压器（U1)，第一稳压器（Ul)的第2引脚分别与第三电阻（R3)的一端和第一电感（LI)的一端相连接，第三电阻（R3)的另一端和第二电阻 (R2)的一端分别接第一稳压器（Ul)的第I引脚；第一电感（LI)的另一端分别与第三电容 (C3)的一端、第四电容（C4)的一端和第五电容（C5)的一端相连接,并输出I. 2V电压,该 I. 2V电压作为FPGA芯片(7)的内核电压；第五电容（C5)的另一端、第四电容（C4)的另一端、第三电容（C3 )的另一端、第二电阻（R2 )的另一端、第二电容（C2 )的一端、第一电容（Cl) 的一端和发光二极管（LEDl)的负极均接地；发光二极管（LEDl)的正极与第一电阻（Rl)的一端相连接；第一电阻（Rl)的另一端、第一电容（Cl)的另一端、第二电容（C2)的另一端和第一稳压器（Ul)的第3引脚分别接+5V电源。
4.根据权利要求2所述基于数字锁相环和开关电容滤波器的自适应滤波电路，其特征在于，所述的第二电源电路（5)包括第二稳压器（U2)，第二稳压器（U2)的第3引脚接+5V电源；第二稳压器（U2)的第2引脚分别与第六电容（C6)的一端、第七电容（C7)的一端和第二电感（L2)的一端相连接；第二电感（L2)的另一端分别与第八电容（C8)的一端和第九电容 (C9)的一端相连接，并输出3. 3V电压，该3. 3V电压作为FPGA芯片（7)的I/O驱动电压；第九电容（C9)的另一端、第八电容（C8)的另一端、第七电容（C7)的另一端、第六电容（C6)的另一端和第二稳压器（U2)的第I引脚分别接地。
5.根据权利要求2所述基于数字锁相环和开关电容滤波器的自适应滤波电路，其特征在于，所述的晶振电路（6)包括晶振（XI)，晶振（Xl)的第4引脚接第三电感（L3)的一端，晶振（Xl)的第I引脚接第四电阻（R4)的一端；第三电感（L3)的另一端和第四电阻（R4)的另一端分别接3. 3V电压；晶振（Xl)的第2引脚接地；晶振（Xl)的第3引脚与第五电阻（R5) 的一端相连接，第五电阻（R5)的另一端接FPGA芯片（7)。
6.根据权利要求2~5中任一所述基于数字锁相环和开关电容滤波器的自适应滤波电路，其特征在于，所述FPGA芯片（7)的VCCIO引脚和第六电阻（R6)的一端分别与第二电源电路（5 )相连接；第六电阻（R6 )的另一端分别与按键（SI)的一端和FPGA芯片（7 )的RESET 端口相连接，按键（SI)的另一端接地；FPGA芯片（7)的CLK端口接晶振电路（6)的信号输出端；FPGA芯片（7)的G5弓丨脚接整形电路（1)，FPGA芯片（7)的GND端口和GND-PLL端口分别接地；FPGA芯片（7)的VCCINT引脚与第一电源电路（4)的电压输出端相连接；FPGA芯片（7)的VCC-PLL端口分别与第十电容（ClO)的一端、第十一电容（Cll)的一端、第十二电容（Cl2)的一端和第四电感（L4)的一端相连接，第四电感（L4)的另一端接FPGA芯片（7)的 VCXD-PLL端口 ；第十电容（ClO)的另一端、第十一电容（Cll)的另一端和第十二电容（C12) 的另一端分别接地；FPGA芯片（7)的syn引脚接发光二级管（LED1 );FPGA芯片（7)的F4引脚与第十三电容（C13)的一端相连接，第十三电容（C13)另一端与开关电容滤波器（3)中滤波芯片（U4)的第I引脚相连接，滤波芯片（U4)的第2引脚接VEE-5V电压，滤波芯片（U4) 的第3引脚和第4引脚相连 接；滤波芯片（U4)的第8引脚接入输入信号中的另一路信号； 滤波芯片（U4)的第7引脚接VCC5V电压；滤波芯片（U4)的第6引脚接地，滤波芯片（U4)的第5引脚为滤波信号输出端。
【文档编号】H03L7/08GK203416231SQ201320540306
【公开日】2014年1月29日 申请日期:2013年8月30日 优先权日:2013年8月30日
【发明者】马胜前, 杨阳, 刘娟芳, 张维昭, 范满红, 郭倩, 吉彦平, 刘维兵, 窦道娟, 张玉林 申请人:西北师范大学