专利名称：通信系统以及用于操作通信系统的方法
技术领域：
本发明涉及一种通信系统，尤其是一种用于经由数字接口将数 据从媒体访问控制子系统发送至物理层以及天线并反过来经由数字 接口将数据从物理层以及天线发送至媒体访问控制子系统的数字通 信系统。本发明还涉及一种用于操作该通信系统的方法。
背景技术：
通信系统被尤其应用于无线超宽带通信装置(简称UWB发射机， 其中UWB即超宽带)。通信系统可能是收发器(例如，可集成在诸如 掌上电脑、移动电话、数码相机之类的一些电子装置中的超宽带收发 器)的一部分。UWB技术是一种无线的无线电技术，用于以较少功耗 在较小范围内的消费电子、计算机外围设备以及移动装置之间进行点 到点的高速数据传输。冊B收发器被具体地根据MB0A (多频带0F画 联盟)指南来进行设计，该指南描述了物理层(简称PHY)和媒体访 问控制(简称MAC)的具体实现之间的数字接口。该数字接口适用于 那些具有与物理层处于不同芯片的媒体访问控制装置的应用，其中数 字接口可被设计成内部接口 。例如，在标准ANSI/IEEE Std 802.11-1999中以及在多频带OFDM联盟(MBOA)特别工作小组(SIG) 于2005年4月27日发布的多频带OFDM物理层规范Release 1.0中描 述了媒体访问控制子系统或装置与物理层之间的数字接口 (简称 MAC-PHY接口)的技术规范。该标准定义了无线数据通信设备(例如 在局域网中)经由无线电或者红外线的协议以及兼容互连。根据该标 准，MAC-PHY数字接口由包括8位宽的数据总线、控制接口、空闲信 道评估接口 (即CCA接口)和串行管理接口在内的数字接口所组成。 特别地，该技术规范限制了用于对所谓的串行管理接口 (简称SMI) 进行外部访问的数字接口。该串行管理接口是一种用于对物理层的寄存器文件进行访问的标准化的方法。并且，该串行管理接口还是一种 通用接口且提供有限速度。作为通用接口，该串行管理接口可被用于 诸如调试、对物理层的位置和状态进行监控、禾卩/或启动之类的其它 目的。
一般，物理层启动访问以及调试访问和测试访问是由与外部外 围设备或电子单元相连接的其它专有串行和/或并行接口所完成的。 这些其它并行和/或串行接口将物理层连接至外部环境。如果将要启 动的是在物理层的基带中实现的存储器块，那么该存储器块经由上述 其它并行接口直接连接至媒体访问子系统或主装置。这些其它外部接 口需要额外将外部设备连接至物理层和/或媒体访问控制，并且这些 其它外部接口被设计用于不同应用和功能，例如作为用于存储器的启 动接口、用于对不周寄存器或总线进行访问的调试接口、或者用于为 了实时测试而访问物.理层内部的监控点的调试接口 。
发明内容
因此，本发明的目的是详细说明一种通信系统，可以利用该通 信系统在无需其它硬件接口的情况下对集成在物理层中的存储器进 行访问。
一种包括本发明第一方面中给出的特征的通信系统和一种包括 本发明第二方面中给出的特征的用于操作该通信系统的方法可以解
决上述问题。
各个从属权利要求中给出了本发明的有利实施例。 一种通信系统包括用于在媒体访问控制子系统和物理层之间传 送数据的标准数字接口。该通信系统还包括集成在物理层中的至少一 个供应商指定寄存器和至少一个系统寄存器。所述媒体访问控制子系 统可访问该供应商指定寄存器来用于经由数字接口控制所述物理层。 根据本发明，媒体访问控制子系统可经由高级供应商指定寄存器和数 字接口访问系统寄存器。
由媒体访问子系统对用于访问系统寄存器的标准数字接口的二 次使用允许了对物理层进行外部访问，而无需标准数字接口之外的其它外部接口。通过这种对包含在数字接口中的供应商指定寄存器的二 次使用，单个可配置接口被设计成将物理层装置连接至任何标准媒体
访问控制装置或主系统，而无需其他任何硬件接口。可能很容易通过 从媒体访问控制子系统到物理层子系统的标准访问数字接口或信道 来构造和控制经由新设计的供应商指定寄存器的访问。这就实现了无 需附加硬件地经由标准数字接口来对多个系统寄存器进行的访问。
有利地，媒体访问控制子系统经由包含在数字接口中的串行数 据管理接口而连接至供应商指定寄存器。串行数据管理接口允许由具 有用于读和写的控制部分和地址部分的媒体访问控制所发起的对供 应商指定寄存器的访问。
在可能的实施例中，供应商指定寄存器连接系统寄存器。特别 地，供应商指定寄存器直接连接系统寄存器。可选地或者附加地，供 应商指定寄存器经由地址译码器或块寄存器而间接连接到系统寄存 器。
在本发明的一个成熟的实施例中，供应商指定寄存器起到并行 数据接口的作用，该并行数据接口包括8位宽的并行数据总线和16 位宽的地址总线。第一寄存器是用于读取或写入连续存储器地址的8
位宽的数据值寄存器。接下来的两个寄存器是8位宽地址寄存器，用 于形成对各个系统寄存器中的连续地址进行索引的16位宽的地址。
为了控制对系统寄存器的写和读操作，并行数据接口包括至少 一个控制寄存器。并且，控制寄存器允许利用对系统寄存器的访问来 控制启动或重新配置程序、调试程序和/或监控程序。因此，在操作 时间期间，并行数据接口用于对物理层的不同子系统进行调试和/或 用于对物理层进行启动或者重新配置。
在另一有利实施例中，系统寄存器为随机访问存储器。可选地 或者附加地，系统寄存器为地址译码器或块寄存器。系统寄存器可以 是物理层的子系统的一部分，例如，它是发送通道或接收通道中的功 能块的一部分。
关于操作通信系统的方法，媒体访问控制子系统经由供应商指 定寄存器来访问系统寄存器。更具体地说，包含在数字接口中的串行数据管理接口被用来连接媒体访问控制子系统和供应商指定寄存器。 在读周期中，媒体访问控制子系统将对系统寄存器地址进行寻址的地 址写入供应商指定寄存器的至少两个16位宽的地址寄存器，并且经 由包含在供应商指定寄存器中的8位宽数据值寄存器来从各个系统 寄存器地址中读取数据。在写周期中，媒体访问控制子系统将对系统
寄存器地址进行寻址的地址写入供应商指定寄存器的至少两个16位 宽的地址寄存器，并且经由包含在供应商指定寄存器中的8位宽数据
值寄存器来将数据写至各个系统寄存器地址。
本发明具有这样的优点，即，通过重复使用用于为不同功能(例 如调试、启动和监控)而访问系统寄存器的现有标准数字接口而实现 了简单的硬件。因此，无需外部接口。这种高级标准数字接口尤其适 合用于无线超宽带通信系统。上述方案被提出用于一种通信装置中的
传输系统，尤其是用于UWB收发器或发射机。
下文中，将参考附图对本发明进行更详尽的描述。
图1示出了通过媒体访问控制子系统来重复使用数字接口以访
问系统寄存器的通信系统的框图，
图2示出了包含在数字接口中的供应商指定寄存器的设计的可
能实施例，
图3示出了经由数字接口的读处理的功能示意图， 图4示出了经由数字接口的写处理的功能示意图。
具体实施例方式
图1示出了超宽带通信系统1的总体框图。
通信系统1被尤其应用于无线通信装置。通信系统1可能是收 发器(例如，可集成在诸如掌上电脑、移动电话、数码相机之类的一 些电子装置中的超宽带收发器)的一部分。
通信系统1包括数字接口 2，用于将数据从媒体访问控制装置3 发送至物理层4并经由发送通道5到达天线以便进入传输线路，并用
8于将数据从传输线路自天线7经由物理层的接收通道8并经由数字接
口 2发送回至媒体访问控制装置3。并且，物理层4，尤其是发送通 道5和/或接收通道8的一个或多个功能块，包括系统寄存器9，例 如随机访问寄存器或块寄存器。
数字接口 2包含至少一个数字接口 2. 1 (数字接口 2. 1包括8 位宽的数据总线)以及至少一个串行管理接口 2. 2(串行管理接口 2.2 包括可配置的并行接口)。可经由数字接口 2. 1在物理层4和媒体访 问控制装置3之间发送或接收有效数据，并经由发送通道5或接收通 道8到达各个天线6或7。串行管理接口 2.2被用于对物理层4中所 集成的数字接口 2的多个寄存器10. 1至10.3进行访问。串行管理接 口 2. 2对这些寄存器10. 1至10. 3的读和写操作进行控制和寻址。
至少定义了三组寄存器10.1至10.3以便允许媒体访问控制装 置3对物理层4的操作进行控制以及允许物理层4将信息提供给媒体 访问控制装置3。
第一组寄存器10. 1定义了用于媒体访问控制装置3和物理层4 的给定实例的静态参数。第二组寄存器10.2定义了在通信系统1的 操作期间改变的以及受到物理层4的操作和状态影响的动态参数。这 些静态和动态参数是根据前述标准指南定义的。
第三组寄存器10. 3定义了供应商指定寄存器以访问物理层4中 的寄存器文件。根据本发明，多个这种供应商指定寄存器10.3被二 次使用。这些二次使用的供应商指定寄存器10. 3定义了一个新的并 行单接口，该接口允许媒体访问控制装置3对物理层4的系统寄存器 9进行访问。详细地说，二次使用的供应商指定寄存器10.3起到8 位宽的并行数据总线和16位宽的地址总线所组成的并行接口的作 用。
在附图2中，详细示出了高级供应商指定寄存器10. 3。经由包 含在数字MAC-PHY接口 2中的串行管理接口 2. 2的供应商指定寄存器 10.3中的至少四个寄存器来完成对该并行单接口的新的访问和控 制。根据所使用的功能，例如启动功能、调试功能、监控功能，这些 二次使用的供应商指定寄存器10.3分别是高级的。例如，对于启动功能，这些寄存器10. 3为
- 用于经由测试总线控制信号"TSTBUSCTRL"、两个LSB 位"INJ"和"LCK"来监控和控制测试总线的第一寄存 器Rl对用于测试总线的监控模式(监控/注入)进行控 制.，
- 用于对高地址"B00TAH"(即启动地址高位)进行寻址 的第二寄存器R2是8位宽的数值地址，其代表目标系统 寄存器的地址位A15: A8;
- 用于对低地址"B00TAL"(即启动地址低位)进行寻址 的第三寄存器R3是8位宽的数值地址，其代表目标系统 寄存器的地址位A7: A0;
- 第四寄存器R4用于将有效的8位数据值"B00TD"(即 启动数据)读取出或写入至第二寄存器R2和第三寄存器 R3所寻址出来的目标寄存器。
串行管理接口 2.2的供应商指定寄存器Rl至R4被用于使通信 系统1在工作在正常模式下之前启动，或者用于对在正常操作期间的 两个帧之间被媒体访问控制装置3初始化的通信系统1进行重新配 置。此外，如果串行管理接口 2.2处于读取模式，则可以为了调试目 的而读取所有附接系统寄存器9或存储器分区。
四个供应商指定寄存器Rl至R4所实现的并行接口仅仅能够被 串行管理接口 2.2所访问。数字接口 2从串行管理接口活动中导出用 于并行接口的控制。在经由串行管理接口 2.2的情况下，媒体访问控 制装置3将有效数据写入寄存器R4"B00TD"。在数字接口2初始化 用于测试总线并行写访问的控制寄存器R1之前，数字接口 2等待直 到寄存器R4"B00TD"中的值结束。写访问完全在数字接口 2的控制 之下，这就意味着，将在寄存器块10.1、 10.2中完成用于区分读/ 写的信号("prw"信号)的产生和用于寄存器访问的使能信号("pen" 信号)的产生。
对于地址寄存器R2和R3中的目标地址的译码，具有附加的译 码器逻辑11. 2的地址寄存器11. 1和/或地址译码器12连接至供应商指定寄存器10. 3的各个地址寄存器R2和R3并且连接至系统寄存器 9。但是，译码器逻辑11.2禾n/或用于目标系统寄存器的地址译码器 12分布在几个系统寄存器9和多路复用器13上。
在数字接口 2在读模式下访问数据寄存器R4"B00TD"的情况下 (参加图3)，数字接口 2或者所谓的MDI将该读访问解释成利用新 的二次使用的寄存器R1至R 4对并行单接口进行的读访问。当声明了 从系统寄存器9之一读取数据或者向系统寄存器9之一写入数据的读 取数据模式或写入数据模式时，MDI将产生适当的读/写信号"piV， (读/写使能)和写信号"pen"(写使能)，以便对与包含在供应商 指定寄存器Rl至R4中的并行启动接口相连接的目标系统寄存器9 按在寄存器R2和R3中所寻址出的地址"B00TAH" 、 "B00TAL"进行 读或写。利用一个周期的延迟，在MDI开始将数据值经由串行管理接 口 2.2发送至媒体访问控制装置3之前，读或写数据将被放入有效数 据寄存器R4中。
这一处理是灵活的，原因在于，标准MAC/PHY规范允许读模式 下的串行管理接口 2.2在接收读地址和发送所读取的数据值之间的 周期最大为32个周期。
如果在读模式以及写模式下写入数据寄存器R4"B00TD"，那么 在下一个周期，低地址寄存器R3 "B00TAL"将增大1。这是有用的， 前提是数据序列必须被放入连续地址的系统寄存器9。因此，在将连 续数据写入数据寄存器R4 "B00TD"之前，起始地址将被写入低地址 寄存器R3 "B00TAL"。
低地址寄存器R3 "B00TAL"的值被掩蔽(wrap)，直到该值达 到FFh。在高地址寄存器R2 "B00TAH"的值达到FFFFh之后，高地址 寄存器R2"B00TAH"的值将不被掩蔽。并且，地址寄存器R2"B00TAH" 和R3"B00TAL"和数据寄存器R4"B00TD"不具有影子寄存器(shadow register)。因此，只要经由MAC-PHY串行接口写寄存器R2至R4， 那么新值将被传递至各个系统寄存器9的目标地址，寄存器R2 "B00TAH"和R3 "B00TAL"连续增大。该机制加速了启动/重新配置 的进程，原因在于，可在无需通过激活新的TX或RX相位来将新值从影子寄存器传送至初始寄存器的情况下启动该装置。总之，包含在寄存器Rl至R4中的高级并行启动接口可被用于对物理层4的数字基带的某些构建块进行启动或重新配置，例如-发送通道5中的块PRP的预失真系数存储器，由一组6位宽 的系数组成；-接收通道8中的块EQU中的Wiener滤波器系数，由宽值(wide value)组成；-用于调试目的的物理层4的读出存储器和寄存器9。图3示出了经由数字接口 2的读处理的功能示意图。媒体访问 控制装置3首先经由串行管理接口 2.2将8位宽的地址写入高地址寄 存器R2 "B00TAH"。随后，用于对目标系统寄存器9进行寻址的8 位宽的地址被写入低地址寄存器R3 "B00TAL"。地址寄存器R2和R3 形成16位宽的地址，用于对包含在数字物理层4中的一组系统存储 器和/或系统寄存器9进行寻址。媒体访问控制的下一个动作就是读取数据寄存器R4 "B00TD"。 不能在系统寄存器9中直接访问有效数据。对寄存器R4 "B00TD"的 读访问触发了并行接口 2. 2上的读处理，其中地址寄存器R2"B00TAH" 和R3 "B00TAL"所寻址出来的地址对目标系统寄存器9进行索引。 该读处理开始于通过声明读/写信号"prw"至"0"来设置访问方向。 两个时钟周期之后，声明使能读信号"pen"以便为附接至并行接口 2.2上的同步系统存储器9提供时钟。在信号"pen"的下降沿出现 之前，同步系统存储器9的数据输出可能不可用。又得花费一个周期 来将存储器数据发送至数据寄存器R4 "B00TD"。读周期总共花费了 例如四个PCLK周期。由于目标系统寄存器9被组合网络所连接，所 以它们并不对使能写信号"pen"做出反应。地址译码器11.2或12 在地址寄存器R2和R3中的地址变化之后对目标系统寄存器9进行译 码。但是，时序是与存储器组件相同的。MBOA MAC-PHY串行服务总线的规定允许高达32个未使用的周期 间隙，直到物理层4将所请求的读取至放在串行接口 2.2上。这就允 许并行接口为来自目标寄存器9的数据被读取的时间插入未使用的12周期。地址寄存器和R3并行地增大，以便允许连续的读处理而无 需保持媒体访问控制装置3忙于计算下一个地址。在读处理结束时， 在经由串行接口 2.2将来自目标寄存器9的所期望的数据(数据D (0))传送至媒体访问控制装置3之前，该数据将出现在数据寄存 器4上。总共的，用于媒体访问控制装置3的完整的读周期花费了 26个 PCLK周期-串行管理接口读访问的20个PCLK周期，以及 -用于访问物理层上的并行接口 (包含四个寄存器R1至R4)的 4个PCLK周期，以及-用于MDI中的处理的2个PCLK周期。在媒体访问控制装置3接收到8位数据值之后，它会通过读数 据寄存器R4来再次触发另一读处理。在媒体访问控制装置3想要读 取非连续地址的情况下，它还必须在寄存器R2和R3中设置新地址。图4示出了经由数字接口 2的写处理的功能示意图。媒体访问 控制装置3将8位宽的地址写入低地址寄存器R3，用于对系统寄存 器9之一的目标地址进行寻址。在下一步中，媒体访问控制将8位宽 的数据值写入数据寄存器R4。这将触发内部接口 2.2，并将会在一个 周期内把数据传递给对地址寄存器R2、 R3进行寻址的各个地址处的 目标系统寄存器9。经由MB0A串行接口 2.2对数据寄存器4的写动 作指示具有供应商指定寄存器10.3的并行接口对目标系统寄存器9 进行写操作。图4描述了用于写n个目标系统寄存器9的并行接口写处理时序图。图5示出了测试总线实现系统14，其中块MDI包含供应商指定 寄存器10.3的四个寄存器R1至R4，它们连接至地址译码器12和/ 或地址译码器逻辑11.2，用于利用不同功能来对不同系统寄存器9 中的地址进行译码，例如用来调试、重新配置等。供应商指定寄存器 10.3尤其是寄存器R1至R4起到了并行数据接口 15的作用，该接口 15包括8位宽的并行数据测试总线16和16位宽的地址总线17以及8位宽的并行控制总线19。出于调试目的，系统14将配置有8位宽的测试总线16以便对 电路的大量测试点的信号进行监控。为了对物理层的功能块之一进行 调试，该测试总线16可被扩展至48位宽的测试总线。为了测试物理层4的功能块，具有寄存器Rl至R4的并行接口 的片上现有多路复用网络以及译码器逻辑11.2、 12将被再次利用。必须执行下述步骤来启动测试总线16:1. 通过经由MAC-PHY接口 2的串行管理接口 2. 2访问具有寄存 器Rl至R4的并行接口 15来完成对测试总线访问的初始化。理论上， 可工作在读和写模式下的并行启动接口 15所附接的每个寄存器Rl 至R4均可访问。可访问寄存器Rl至R4的列表是预定的。2. MAC-PHY串行.管理接口 2. 2的访问方向确定了是在读模式还 是在写模式下访问目标系统寄存器9。也就是说，如果MAC-PHY串行 管理接口 2.2读取数据寄存器R4，那么MDI将声明对测试总线16所 附接的目标系统寄存器9的访问。如果MAC-PHY串行管理接口 2.2 写数据寄存器R4，那么MDI将声明对测试总线16所附接的目标系统 寄存器9的写访问。目标系统寄存器9的地址分别取自地址寄存器 R2和R3。3. 在ASIC上，在读取模式下，读地址的译码源被放在与8个 ASIC引脚相连接的8位宽的测试总线16上。在写模式下，测试总线 16的值被存储在目标系统寄存器9中，例如存储器单元中。4. 在FPGA上，在读模式下，读地址的译码源被放在与FPGA引 脚相连接的48位测试总线16上。在写模式下，测试总线的值被存储 在目标系统寄存器9中，例如存储器单元中。5. 源寄存器地址空间是16位宽的(0000h…FFFFh)。6. 供应商寄存器空间中的控制寄存器R1"TSTBUSCTRL
"(例 如地址为CBh)将目标测试地址锁定并且将目标寄存器多路复用至测 试总线16上。如果地址被锁定，那么地址将不会被下一读访问所损 坏。如果测试总线控制信号"TSTBUSCTRL[O]"是激活的"TSTBUSLCK
=1"，那么测试总线端口将被多路复用至并行总线的 最后读取来源。如果测试总线控制信号"TSTBUSCTRL[O]"是非激活 的"TSTBUSLCK
=0"，那么测试总线16可被附接至其它来源。如 果控制信号"TSTBUSCTRL[O]"的控制寄存器Rl处于锁定状态，那么 经由供应商指定寄存器Rl至R4并行接口 15在读模式下不存在访问。7.可选地，"TSTBUSCTRL[l]"的控制位"INJ"(即注入)可 被声明。如果控制位"INJ"等于"1"，那么从芯片的测试总线读取 到的数据将被路由至内部注入点。如果控制位"INJ"被取消声明并 且测试总线16被锁定，那么测试总线16继续在监控或读模式下操作。测试总线16的实现的可能实施例在图5中予以示出。应当监控 的每个重要系统寄存器9均得到在测试总线16上所分配的地址。出 于监控目的，仅能在读模式下访问目标系统寄存器9。基于ASIC的 实施例上的测试总线16是8位宽的。基于FPGA的实施例上的测试总 线16是并行的48位宽的。并且，由于不存在片上的双向总线，所以测试总线数据必须被 分成读数据总线和写数据总线。两条数据总线都被路由至物理层4 中的各自的目标系统寄存器9。目标寄存器9经由其适当的输入/输 出端(针对两个方向，读和写)连接至总线。方向由信号"prw"(并 行总线读/写)所控制，该信号是MDI块中的一致的并行总线逻辑模 块中生成的。信号"pen"(并行总线使能)通过产生一个周期的写 脉冲来在写模式下对目标寄存器9进行选通。信号"inject—pattern" 选择输入"testbus—data_i"作为数据注入的源。测试总线引脚将随 后直接将数据从系统寄存器9路由至数据寄存器R4。
权利要求
1. 一种通信系统(1)，其包括用于在媒体访问控制子系统(3)和物理层(4)之间传送数据的数字接口(2)，还包括集成在所述物理层(4)中的至少一个供应商指定寄存器(10.3)，该供应商指定寄存器可被所述媒体访问控制子系统(3)访问来用于控制所述物理层(4)，并且所述通信系统还包括集成在所述物理层(4)中的至少一个系统寄存器(9)，其中所述媒体访问控制子系统(3)可经由所述供应商指定寄存器(10.3)访问所述系统寄存器(9)。
2. 如权利要求l所述的系统，其中所述媒体访问控制子系统(3) 经由包含在所述数字接口 (2)中的串行数据管理接口 (2.2)而连接 至所述供应商指定寄存器(10.3)。
3. 如权利要求1或2所述的系统，其中所述供应商指定寄存器 (10.3)与所述系统寄存器(9)相连接。
4. 如上述权利要求之一所述的系统，其中所述供应商指定寄存 器(10.3)起到并行数据接口 (15)的作用，该并行数据接口 (15) 包括8位宽的并行数据总线(16)和16位宽的地址总线(17)。
5. 如权利要求4所述的系统，其中并行数据接口 (15)包括至 少三个寄存器(R1至R4),其中两个寄存器为用于对各个系统寄存 器(9)中的地址进行索引的地址寄存器(R2， R3)，以及其中一个 寄存器是用于读取和/或写入数据的8位数据值寄存器(R4)。
6. 如权利要求4或5所述的系统，其中并行数据接口 (15)包 括至少一个控制寄存器(Rl)。
7. 如上述权利要求之一所述的系统，其中系统寄存器(9)是 随机访问存储器。
8. 如上述权利要求之一所述的系统，其中系统寄存器(9)是地址译码器或块寄存器。
9. 如权利要求4至8之一所述的系统，其中在操作时间期间， 并行数据接口 (15)用于对物理层(4)的不同子系统进行调试，和/ 或用于对物理层(4)进行启动或者重新配置。
10. —种用于操作通信系统(1)的方法，其中所述通信系统(1) 包括用于在媒体访问控制子系统(3)和物理层(4)之间传送数据的 数字接口 (2)，还包括集成在所述物理层(4)中的至少一个供应商 指定寄存器(10.3)，该供应商指定寄存器可被所述媒体访问控制子 系统(3)访问来用于控制所述物理层(4)，并且所述通信系统还包 括集成在所述物理层(4)中的至少一个系统寄存器(9)，其中所述媒体访问控制子系统(3)可经由所述供应商指定寄存器 (10.3)访问所述系统寄存器(9)。
11. 如权利要求IO所述的方法，其中包含在所述数字接口 (2) 中的串行数据管理接口 (2.2)被用来连接所述媒体访问控制子系统(3)和所述供应商指定寄存器(10.3)。
12. 如权利要求10或11所述的方法，其中，在读周期中，所 述媒体访问控制子系统(3)将对系统寄存器地址进行寻址的地址写 入所述供应商指定寄存器(10.3)的至少两个16位宽的地址寄存器(R2， R3)，并且所述媒体访问控制子系统(3)经由包含在所述供 应商指定寄存器(10.3)中的8位宽的数据值寄存器(R4)来从各个 系统寄存器(9)地址中读取数据。
13.如权利要求10至12之一所述的方法，其中，在写周期中， 所述媒体访问控制子系统(3)将对系统寄存器地址进行寻址的地址 写入所述供应商指定寄存器(10.3)的至少两个16位宽的地址寄存 器(R2， R3)，并且所述媒体访问控制子系统(3)经由包含在所述 供应商指定寄存器(10.3)中的8位宽的数据值寄存器(R4)来将数 据写至各个系统寄存器(9)地址。
全文摘要
本发明涉及一种通信系统(1)，其包括用于在媒体访问控制子系统(3)和物理层(4)之间传送数据的数字接口(2)，还包括集成在所述物理层(4)中的至少一个供应商指定寄存器(10.3)，该供应商指定寄存器可被所述媒体访问控制子系统(3)访问来用于控制所述物理层(4)，并且所述通信系统还包括集成在所述物理层(4)中的至少一个系统寄存器(9)，其中所述媒体访问控制子系统(3)可经由所述供应商指定寄存器(10.3)访问所述系统寄存器(9)。
文档编号H04L12/407GK101507147SQ200780031135
公开日2009年8月12日 申请日期2007年8月20日 优先权日2006年8月21日
发明者沃尔弗拉姆·德雷舍尔 申请人:Nxp股份有限公司