专利名称：用于多带正交频分复用超宽带系统的高速维特比解码器的制作方法
技术领域：
本发明属于超宽带技术领域，具体涉及一种适用于多带正交频分复用超宽带(MB-OFDM UWB)系统的高速维特比解码器，该技术能有效地降低解码器硬件复杂度和功耗。
技术背景超宽带(UWB)技术作为一种极具潜力的高速、短距离的无线传输技术，近些年在学术界和工业界都弓I起了极大的关注。结合多带正交频分复用(MB-OFDM)技术，MB-OFDM UWB系统能有效地抵抗多径衰落和各种窄带干扰(Narrow-Band Interference),并因其实现的经济性和可行性在无线手持设备，PC及外围设备以及家庭消费电子类产品等领域有较广的应用前 旦尿o在MB-OFDM系统中信道编码采用码率为R = 1/3，生成多项式为go=1338， gl=1658， g2=1718 的巻积码，具体电路如图l所示。通过凿孔(puncture)可进一步得到更高码率的凿孔码，以 适应系统不同的传输速率和对纠错能力的要求。巻积码的解码需要采用维特比解码器。 一般的维特比解码器结构上分为分支度量单元( BMU)，加-比-选单元(ACSU)，回溯单元(TBU)。 BMU计算从状态S,到^的分支度量;iy。在ACSU中状态度量被迭代更新，更新式为其中rt代表状态S在时间n的状态度量。TBU处理来自ACSU的幸存路径信息并最终输出解 码结果。一般而言，实现高速维特比解码器的主要挑战在于算法中ACSU操作迭代进行而产生的 速度瓶颈，这一迭代过程使得流水线无法直接引入到ACSU中。解决这一问题的方法，主要 有超前(基-211)， ACSU比特级流水线，滑块结构等。超前方法一般采用超前一级，即基-4的 方法，速度和硬件开销均提高一倍；更多的超前则会导致硬件开销随速度的增加呈平方关系 增长，故硬件经济性较差，速度提高能力有限。滑块技术能够基本达到面积代价与速度提高 的线性关系，不但能够实现数据块之间的并行，滑块内部也可以采用展开技术形成脉动结构 进一步提高速度。但其寄存器开销极大，只适合约束长度较短的巻积码解码。ACSU比特级流水线结构适用于时钟频率高的应用环境。该结构不需要很大的缓存来存储数据，但其结构 本身较为复杂，设计时需要考虑的细节很多。另外也需要尽可能的控制流水线的密度，以免 插入的寄存器数量过大。考虑到MB-OFDM UWB通信系统的速度变化范围大(53.3 - 480Mbps )，维特比解码器状态多(64个状态)，故解码器在满足高速率的要求时必须注意硬件开销的 经济性，同时也要尽可能减小低速率时的功耗。由此可见以上针对高速设计的各个方案很难 直接适用。 发明内容本发明的目的在于提出一种能经灵活的配置达到高速率时的硬件经济性和低速率时的低 功耗特性的用于MB-OFDM超宽带系统的高速维特比解码器。滑块结构通过开发维特比算法中的并行性提高解码器的处理速度。该结构基于对数据块的 处理，从而在理论上能够通过成倍增加硬件开销获得相应倍数的速度提高。如图2所示，数 据块长度为M，划分为两个同步块和一个解码块。其中同步块长度为Z，其作用是保证各状 态度量在进入解码块之前能够充分区分开来。解码的具体过程如下1. BMU根据数据块中的数据信息产生分支度量，然后输出给ACSU单元2. ACSU分为正向ACS和反向ACS两组进行操作，以提高解码速度。ACSU根据分支 度量更新正向和反向状态度量，同时将幸存路径信息输出至TBU。3. ACS操作至数据块中间后正向和反向状态度量相加合并，并通过比较找到最优的状态 度量(一般是最小值)，从而可确定正向和反向回溯操作的初始状态，并输出至TBU。4. TBU进行正向和反向回溯操作找出幸存路径，即可得到解码块的最终译码结果。 正/反向同步块的长度Z对解码器的性能影响至关重要。结合MB-OFDM系统要求，本解码器确定丄=28，它能同时满足编码增益和较低硬件复杂度的要求。同时选择M=4￡=112，即 解码块长度为56。本发明提出的维特比解码器整体结构框图如图3所示，它采用滑块和折叠结构，具体由软 信息存储器2、处理单元PE/ (/=1， 2，…，8)、力卩-比单元(AC) 4、回溯单元存储器7、 4 个回溯单元(TBU) 8、 9、 10、 11以及4个2路选择器(MUX) 3、 5、 12、 13组成。待解 码的数据输入后保存在软信息存储器2中，处理单元PE/与之相连，接收待处理的数据。PEz' 处理后的结果一部分(状态度量)输出给下一级PE/，或者通过2路选择器3或5输出至加-比单元(AC) 4，另一部分结果(路径信息判决结果)输出至回溯单元存储器7。回溯单元8 、9、 10、 11接收回溯单元存储器7的输出。力n-比单元4的输出提供回溯的初始信息，与TBU9和10相连或者通过2路选择器12和13进入TBU8和11 。TBU 9通过2路选择器12与TBU 8相连，TBU10通过2路选择器13与TBU 11相连。所有的2路选择器3、 5、 12、 13的选择 端均由码率选择信号6控制。最终的解码结果由4个TBU的输出端14、 15、 16和17输出。 一个PE/内部结构如图4所示，包含分支度量计算单元(BMU) 19、正向/反向(ACSU )21以及控制迭代次数以完成ACSU 14次复用的2路选择器25和计数器单元26。软信息进 入BMU 19并计算分支度量，之后输出至正向/反向21。正向/反向21的输出为更新后的64 组状态度量23和路径信息判决结果27。更新后的64组状态度量23和更新前的64组状态度 量24通过由计数器26控制的2路选择器25进入正向/反向21。在图3中，处理单元PE1、 PE2对应正向同步块的操作，处理单元PE3 - PE6对应解码块 的操作，处理单元PE7、 PE8对应反向同步块的操作。通过这一折叠结构能够在保证处理速度 的前提下降低硬件开销，仅需8个PE即可完成长度为112的数据块的解码工作。MB-OFDM共有8种不同的工作速率，分别为53.3、 80、 110、 160、 200、 320、 400和 480Mbps，不同的工作模式下速率变化较大。本发明在低速模式时可以通过禁用部分模块来降 低功耗。该维特比解码器因此设定了三种工作模式在高速时，所有模块同时工作，解码器 四路并行输出；中速时，PE4禾BPE5禁用，解码器二路并行输出；低速时，PE5-PE8禁用， 解码器只有正向工作，仅一路输出。由此既保证了解码器的高速度，也使低速时功耗能够得 到控制。
图1 MB-OFDM UWB巻积码编码器结构图。图2维特比解码器滑块结构工作原理图。图3用于MB-OFDM超宽带系统的高速维特比解码器结构图。图4维特比解码器处理单元(PE)结构图。图中标号l为数据输入端，2为软信息存储器，3，5为2路选择器，4为加-比单元(AC)， 6为码率选择端，7为回溯单元存储器，8,9,10,11为回溯单元(TBU)， 12,13为2路选择器， 14,15,16,17为解码结果输出端，18为软信息输入端，19为分支度量计算单元(BMU)， 20为 分支度量计算结果，21为正向/反向(ACS) U， 22为正向/反向(ACSU)输入端，代表待更 新的状态度量，23为正向/反向(ACSU)输出端，代表更新后的状态度量，24为更新前的状 态度量输入端，25为2路选择器，26为计数器输出，27为正向/反向(ACSU)输出端，代表 路径信息判决结果。
具体实施方式
下面结合图3和图4进一步描述本发明。图4中PE的计数器26每14个时钟周期循环一次，其中前13个时钟周期均让更新后的 状态度量23通过2路选择器25返回至正向/反向ACSU 21的输入端22，此时BMU 19也产 生新一组数据的分支度量进入ACSU，从而ACSU可以连续的更新状态度量。在计数器的第 14个周期，2路选择器25将前一级的状态度量输入至ACSU的输入端22，从而开始下一次 14个时钟周期的迭代;本轮14次迭代更新后的状态度量23也被下一级的PE或加-比模块AC 4读入做进一步处理。通过这一折叠结构，仅需8个PE即可完成长度为112的数据块的解码 工作。解码器解码的具体过程如下1. 系统前级(解交织器)将待解码的数据1以软信息的形式输入解码器的软信息存 储器2。待解码的数据块准备好后解码过程即开始。2. 处理单元PE1 、 PE2从软信息存储器2读取正向同步块，通过28次迭代完成28 次正向ACS操作，生成正向同步块数据对应的64组状态度量，并输出至处理单元PE3;处理 单元PE7、 PE8从软信息存储器2读取反向同步块，同样通过28次迭代生成反向同步块数据 对应的状态度量，并输出至处理单元PE6。3. 处理单元PE3、 PE4从软信息存储器2读取解码块前半部分，在处理单元PE2输 出的状态度量基础上继续进行ACS操作，经过28次迭代后完成正向ACS操作，将最终的64 组正向状态度量输出至中间的加-比单元(AC) 4，并将28次迭代产生的幸存路径信息输出至 回溯单元TBU8和9;处理单元PE5、 PE6对解码块后半部分做类似的反向操作，得到相应的 反向状态度量和幸存路径信息并输出。4. 力H-比单元AC 4将64组正向状态度量和对应的64组反向状态度量相加，得到64组 数据块总的状态度量，从中选出最优值，将其位置信息输出至TBU9和10。5. TBU 8禾口 9进行正向回溯操作，TBU 10和11进行反向回溯操作，从TBU的输出端 14-17输出最终的解码结果，经过一定的调整即可输出至后级(解扰器)。系统时钟频率为B2MHz，四路并行输出为满足最高480Mbps的速率。这一结构的最大优 点是可以通过禁用部分模块或重新配置某些PEi达到低速时的低功耗的目的，并且灵活满足 各种不同速率码率条件下的系统要求1. 320， 400, 480Mbps在这最高三种速率工作下，所有的处理单元PEi均处于工作状态，处理单元PE1， PE2， PE7,PE8是正向/反向的同步块，处理单元PE3， PE4， PE5, PE6是正向/反向的解码块。在时钟频率 为132MHz情况下，4路并行输出能够达到系统所要求的最高速率480Mbps。2. 110, 160,200Mbps在这三种中速工作模式下，处理单元PE4、 PE5、 TBU9、 TBU 10处于禁用状态以节省功 耗，因为两路并行输出14和17已经足以满足200Mbps的要求。四个同步块处理单元PE1、 PE2、 PE7、 PE8仍然工作以确保纠错能力。处理单元PE3和PE6的输出通过2路选择器3和 5直接进入中间的AC模块4。 AC模块的最优状态输出则通过2路选择器12和13直接进入 TBU8禾B TBU 11。3. 55.3,80Mbps在这两种低速工作模式下，反向工作模块整体禁用(处理单元PE5-PE8， TBU 10， TBU 11 )，同时处理单元PE3将被配置为同步块，TBU8禁用，从而使得这一模式下同步块的长度增 加到42。这是因为此时系统只有正向模块工作，需要比双向ACS更多的同步块以保证性能； 另外55.3Mbps是MB-OFDM必须具备的速度，帧结构中的一些重要信息均是以1/3码率在这 一速度传输，所以需要保证此工作模式下的纠错能力。处理单元PE4仍然为解码模块，而AC 模块4此时只接受来自2路选择器3的正向输入的状态信息。解码由TBU9完成并从15—路 输出。
权利要求
1、一种用于多带正交频分复用超宽带系统的高速维特比解码器，其特征在于由软信息存储器(2)、处理单元PEi(i＝1，2，…，8)、加-比单元(4)、回溯单元存储器(7)、4个回溯单元(8、9、10、11)以及4个2路选择器(3、5、12、13)组成；其中，待解码的数据输入后保存在软信息存储器(2)中，处理单元PEi与之相连，接收待处理的数据；处理单元PEi处理后的结果一部分输出给下一级处理单元PEi，或者通过2路选择器(3)或(5)输出至加-比单元AC(4)，另一部分结果输出至回溯单元存储器(7)；回溯单元(8、9、10、11)接收回溯单元存储器(7)的输出；加-比单元(4)的输出提供回溯的初始信息，与回溯单元(9和10)相连或者通过2路选择器(12和13)进入回溯单元(8和11)；回溯单元(9)通过2路选择器(12)与回溯单元(8)相连，回溯单元(10)通过2路选择器(13)与回溯单元(11)相连；所有的2路选择器(3、5、12、13)的选择端均由码率选择信号(6)控制；最终的解码结果由4个回溯单元的输出端(14、15、16和17)输出。
2、 根据权利要求1所述的用于多带正交频分复用超宽带系统的高速维特比解码器，其特 征在于所述的每个处理单元Pe/， /=1， 2，…，8，包含分支度量计算单元(19)、正向/反向 (21)以及控制迭代次数以完成正向/反向14次复用的2路选择器(25)和计数器单元(26);软信息进入分支度量计算单元(19)并计算分支度量，之后输出至正向/反向(21);正向/ 反向(21)的输出为更新后的64组状态度量(23)和路径信息判决结果(27);更新后的64 组状态度量(23)和更新前的64组状态度量(24)通过由计数器(26)控制的2路选择器( 25)进入正向/反向(21)。
3、 根据权利要求2所述的用于多带正交频分复用超宽带系统的高速维特比解码器，其特 征在于处理单元PE1、 PE2对应正向同步块的操作，处理单元PE3-PE6对应解码块的操作， 处理单元PE7、 PE8对应反向同步块的操作。
4、 根据权利要求3所述的用于多带正交频分复用超宽带系统的高速维特比解码器，其特 征在于该解码器具有三种工作模式在高速时，所有模块同时工作，解码器四路并行输出； 中速时，处理单元PE4和PE5禁用，解码器二路并行输出；低速时，处理单元PE5-PE8禁 用，解码器只有正向工作，仅一路输出。
全文摘要
本发明属于超宽带技术领域，具体是一种用于多带正交频分复用超宽带系统的高速维特比解码器。本发明中，电路采用了滑块和折叠结构，解码器的硬件复杂度和功耗大大降低，并且完全满足系统多种码率和编码增益等要求。该结构也适用于其他需要高速维特比解码器的应用场合。
文档编号H04J11/00GK101247380SQ20081003523
公开日2008年8月20日 申请日期2008年3月27日 优先权日2008年3月27日
发明者任俊彦, 凡 叶, 卓 徐, 宁 李, 王雪静 申请人:复旦大学