专利名称：一种用于非合作低信噪比直接序列扩频信号的实时伪码周期同步技术的制作方法
技术领域：
一种用于非合作的低信噪比直接序列扩频(DSSS，简称直扩)信号的实时伪码周期同步技术，属于通信技术领域，具体应用于频段管理，信号侦听以及遇险信息分析，也可用于自组织的传感器网络或作为新一代扩频通信网的实现方式。它能在未知载频，码元速率及伪码序列的情况下，精确实时地确定DSSS信号的伪码周期。并使得整个直扩系统的非合作接收可以用一种新的方案实现。
DSSS(直接序列扩频，简称直扩)信号是将基带的信息序列，与一个码元速率高得多的伪码序列(也简称PN码)相乘，然后再经载频调制发射，信息序列和伪码序列一般采用数字调相调制。由于它在信道上传输时，功率谱密度可远低于背景噪声，使DSSS信号自身具有隐蔽性且对其它信号干扰小的重要优点。(合作)接收者完全知道发射信号所用的PN码，设法将本地PN码与收到的DSSS信号同步，从而可获得扩频增益使得解扩以后的信噪比与常规通信系统所需的信噪比相仿。PN码同步是直扩通信系统最关键的环节，其实现难度最大。只有采取先解扩后解调的接收顺序，才能充分发挥直扩通信信号能在很低信噪比下工作的优势。为了在低信噪比下及时准确地完成PN码同步，合作接收者必须事先已知DSSS信号的载频，码元速率，伪码周期，伪码序列等参数。
在许多应用场合，如频段管理，侦听，遇险信息分析，感知无线电等，(非合作)接收者难以预先得知上述的参数。在低信噪比下，如何准确的侦听DSSS信号，是今年来通信技术发展中面临的一个新问题。本发明提出并实现了一种新的同步技术，可在不需要已知DSSS信号参数及伪码的条件下，快速准确地识别并恢复出DSSS信号里的原始信息。使用该技术的处理器平台可以在低信噪比下(当伪码长度为1023时，信噪比＜-18dB，甚至低至-23dB)实时或准实时工作。
背景技术：
针对非合作状态下的DSSS信息接收方法目前已有少量的研究。主要内容分别包括微弱DSSS信号检测，参数估计和盲解扩三部分。总体而言，研究体系不完整，依靠现有水平还不能完成一个可靠的接收系统，特别是在实际应用中还有些关键的环节尚待考虑。以下是对研究现状和现有手段的简要介绍。
对DSSS信号检测的研究开始得比较早，主要针对数字调制信号在低信噪比下的检测方法提出了各种类型的检测器。其中，工程研究重点放在了三种检测器上能量检测器(radiometer)、率线检测器(chip rate detector)和倍频器(frequency doubler)，后两者由于都是检测信号载频和码元速率的频率特征，因此也叫做特征检测器(featuredetector)，因为在检测同时也可以得到相应频率量的估计值，也是相应参数的估计器。除了传统检测方法的思路，把循环平稳理论用于DSSS信号检测领域，通过将DSSS信号建模为循环平稳信号，使用循环自相关函数和循环谱密度函数作为检测手段。由于循环平稳检测器运算量比较大，计算方法复杂，不便于硬件实现，目前主要还是作为一种理论探索的途径。DSSS信号作为数字调制信号的一个特例具有特殊的参数及信号结构——伪码周期，目前波动相关法是伪码周期检测和估计的主要手段。在低信噪比下伪码周期检测方法的性能和实现的难易程度都不如传统的检测器。
在伪码估计和信息码恢复等工作方面，近来受到盲信号处理类似问题进展的启发，伪码估计问题已经得到了较好的解决。这些工作主要还是基于所有参数已知，只有伪码及信息码未知的情况。这一类伪码序列估计算法已有特征分析法、神经网络法、相位叠加法等几种算法，其中基于子空间的方法可靠并且性能良好。
图1是利用上述研究成果的DSSS信号非合作接收系统的实现框图。从图1可以看到，该系统遵循先解调(在估计出载频及其初相的情况下相干解调，并进行码元速率的估计，按照码元速率的整数倍重采样样本波形)，再解扩(进行伪码周期同步并完成伪码波形估计)，再解码(进行伪码和信息码的估计)。由于载频检测器实现简单，性能良好，所以用它来检测并估计载频是比较容易的。同时利用率线检测器估计码元速率并根据码元速率重采样后，保证了伪码周期必须只含有整数个采样点。然后利用波动相关法估计位码长度，并估计失步点位置。最后利用子空间分解法估计出伪码波形和信息码波形，并判决得到各自的序列。
但是，上述系统在实际应用时存在重大缺陷。尚有几个关键问题没有得到很好的解决，主要包括以下几点 首先，码元速率的估计。低信噪比下的码元速率估计是个经典的难题，到目前为止，学术界还没有很好的解决方法。率线检测器采用了对信号及其共轭延时自乘结构后，在其频谱图的码元速率处会恢复出离散的谱线。通常只能工作在信噪比＞-10dB的场合。特别严重的是，为了防止被截获，特殊的脉冲成形设计甚至可以让率线检测器完全失效。
其次，伪码周期的精确估计。由于DSSS信号的伪码序列自相关峰非常尖锐，因此对伪码周期估计的精度要求很高。在常规的合作通信时，利用本地已知伪码序列对接收信号形成伪码同步环路可动态地不断调整伪码周期的初始误差，从而实现了伪码周期意义上的同步。而在非合作接收中，由于各种参数及伪码都未知，伪码同步环路无法建立。再加上现有的伪码周期估计算法估计精度有限，使得在实际系统中，只要伪码周期经过若干周期累积后的误差大于一个码片后，就无法再通过积累接收数据来提高低信噪比了。
第三，载频精确估计和相干接收的困难。由于DSSS信号调制方式是载波抑制的，BPSK调制类型的DSSS信号可以用平方倍频器恢复出两倍载频的离散谱线，可是对于QPSK等更高阶的调制就需要四次方等高阶处理恢复出载频成分。处理的阶数越高，越不利于低信噪比下的检测，因此对QPSK等高阶调制，在低信噪比下无法检测和估计载频。
由于存在以上问题，从实用的角度，凭借现有技术完成DSSS信号非合作接收还有不少关键困难。
发明内容
本发明采用一种新颖的伪码周期同步技术，该技术能够直接工作在非合作接收机的最前端，因此调整了图1所示系统各个功能块的先后顺序，使得前面提到的几个困难都能够很好的克服，从而设计出了一种硬件可实现且实用的非合作接收机。
采用本发明的伪码周期同步技术实现的系统方案遵循先解扩后解调的实现步骤。由于它类似合作接收那样能够充分利用伪码提供的增益，因此具有在低信噪比下较好的工作性能。它将载频估计和位码速率估计放在周期相干累积之后，由于相干累积提高了信噪比并保证累积后的信号信噪比提高至少至至0dB以上，然后采用传统的载波和率线恢复方法可以轻松地估计载频和码元速率。
伪码周期同步算法是整个系统方案的核心。这主要有两个原因第一，因为伪码周期估计和同步位于接收机最前端，工作在载频未知、码元速率未知的情况下；由于没有重采样部分，此时一般而言，一个完整伪码周期通常会含有非整数个采样点，即使伪码周期成功地检测到，但伪码周期同步算法不能很好的工作，也将使整个接收完全失败。第二，伪码周期估计算法难以提供非常精确的估计，必须由伪码周期同步算法经过动态调整，将样本积累的总误差始终严格控制在半个码片之内。
为描述方便，考虑以下DSSS信号离散模型
v(k)表示被高斯噪声污染的DSSS离散信号，p为DSSS信号的平均功率，{c(k)}是长度为L的PSK伪码序列，mod(k，Tp)表示k对Tp取余数，{s(k)}，k＝0，1，…，M-l是的PSK信息码序列，
表示不大于z的最大整数，fc和
分别是载频频率和初相，n(k)为独立同分布的复高斯噪声序列，N表示总样本点数。
为方便描述，离散DSSS信号r(k)可写成列向量形式r，用ri表示列向量r中第i个元素，i＝1，2，...，N，
通过最优检测器的理论推导，构造统计量ρ作为伪码周期检测统计量
这种检测器的性能非常优良是PSK-DSSS信号在SNR→0下的最优检测器(LMPI test，局部最大势不变检验)，它的最优性能在任意噪声方差、载频及初相、伪码序列与信息码序列下都是一致的。同时，这种检测器是恒虚警(CFAR)的，且该检测器不受PSK调制类型的影响，是一种性能优秀、鲁棒性非常好、适用面广的检测器。该伪码周期检测量对L的取值非常敏感，只有当Tp恰是真实的伪码周期时，ρ的输出才最大。当Tp的误差在整个样本长度上累积超过半个码片后，ρ的输出急剧降低。如果把伪码周期检测看成是伪码周期粗估计值，则伪码周期同步问题完全可等效于伪码周期精确估计，并同样可由上述统计量实现。本发明正是充分利用这一思想。
本发明设计的基于快速、芯片可实现的伪码周期同步算法可近似实现伪码周期精确估计。整个算法利用FPGA芯片高速实现。假设伪码周期的粗估值
已由伪码周期检测器得到，并假设真实伪码周期和搜索变量Δl为伪码周期精估计的搜索步长，Δl在实际中一般取值为ΔTp/M。设定搜索初始值i＝1，则伪码周期同步如图3所示。在本方法中，首先在一定伪码周期取值容许范围内求出各个伪码周期的检测统计量，求出最大的那个统计量，并将它对应的伪码周期作为用于同步的伪码周期精确估计值；然后再根据输入数据不断重复上述过程，并在过程中不断动态更新伪码周期的精确估计值。最后根据伪码周期的精确估计值分割输入的样本数据，使得每段数据的起始位置均位于伪码周期的同一位置。其特征在于该方法在FPGA实现中还依次包含如下步骤(当序列时刻数为非整数时，默认四舍五入取整) 步骤一.将接收数据读入并行快速共轭延迟自乘通道，并执行相应运算。
为控制自乘的延时参数，0＜m1＜m2＜…＜mT＜M-1，即延时值只取
的整倍数。各个通道完全一致，且独立运行，为了减少计算量，mi≈M/2，α＝{-Δlmi，-Δlmi+1，…，Δlmi}。低通滤波器直接使用窗长为
的滑动加法器，每个通道所有操作均是流水线作业，且只含有两个复数加法器和两个复数乘法器。将最后得到的统计量序列
存入表中。
步骤二.设i＝i+1，重复执行第一步。直至i＝T。
步骤三.计算伪码周期检测统计量求
即为Tp的精确估计值用来更新
还可以用于判断同步的有效性，即只有当
超过一定门限时，估计到的伪码周期值才是有效的。如果无效，应中断伪码周期同步，回到伪码周期检测环节重新开始。
步骤四.根据更新的
值重新开始执行同步。
为了确保伪码周期同步的实时性，必须保证步骤一中的并行实现。在实际设计中，并行通道的数量主要由硬件资源决定。计算表明，一般情况下，该算法计算量约为
次复数乘加。一般而言，取伪码周期检测得到的伪码周期粗估计的误差T的取值从2到20不等。信噪比越低，T应越大。这里取典型值T＝10，当信噪比为-23dB时，N≈106，则一次完整的同步过程需要50N≈50M次复数乘加。因此，如果只有一个通道实现，大约需要数秒时间。但是由于每个通道只有最简单的乘加操作，也不含任何反馈单元，以现有单片FPGA芯片的资源，完全可以容纳数十个以上的通道，所以每次同步都可在毫秒量级内实现。在10M/s，8位的采样率下，数据计算能力和数据吞吐率相当，因此可实现实时或者准实时同步。
本发明的本质在于本发明直接利用了DSSS信号的伪码周期的最优检测统计量作为非合作DSSS信号接收机的同步手段，从而服务于一种能工作于很低信噪比下的非合作接收机新方案。该方案与传统方案有很大不同，其本质差异就是利用本发明介绍的伪码周期同步方法实现精确的伪码周期同步环节。该环节不需要知道任何载频和伪码速率的先验知识，因此可以置于非合作接收机前端，从而在未知扩频序列时，也同样可以实现先解扩后解调的接收顺序以便适应低信噪比的应用场合。本发明利用FPGA构造并行处理通道，可实时实现伪码周期同步。该技术实现速度快，结构非常简单，是一种高效实用的方法。
图1常规非合作低信噪比直接序列扩频信号的接收机体制。
图2非相干周期同步框图。
图3将接收数据读入并行快速共轭延迟自乘通道，并执行相应运算的计算框图。
具体实施例方式 采用本发明的伪码周期同步技术实现的系统方案如图2所示，遵循先解扩后解调的实现步骤。由于它类似合作接收那样能够充分利用伪码提供的增益，因此具有在低信噪比下较好的工作性能。它将载频估计和位码速率估计放在周期相干累积之后，由于相干累积提高了信噪比并保证累积后的信号信噪比提高至少至至0dB以上，然后采用传统的载波和率线恢复方法可以轻松地估计载频和码元速率。
图2中的伪码周期同步算法是整个系统方案的核心。为描述方便，考虑以下DSSS信号离散模型
r(k)表示被高斯噪声污染的DSSS离散信号，p为DSSS信号的平均功率，{c(k)}是长度为L的PSK伪码序列，mod(k，Tp)表示k对Tp取余数，{s(k)}，k＝0，1，…，M-1是的PSK信息码序列，
表示不大于z的最大整数，fc和
分别是载频频率和初相，n(k)为独立同分布的复高斯噪声序列，N表示总样本点数。
为方便描述，离散DSSS信号r(k)可写成列向量形式r，用ri表示列向量r中第i个元素，i＝1，2，...，N，
通过最优检测器的理论推导，构造统计量ρ作为伪码周期检测统计量
这种检测器的性能非常优良是PSK-DSSS信号在SNR→0下的最优检测器(LMPI test，局部最大势不变检验)，它的最优性能在任意噪声方差、载频及初相、伪码序列与信息码序列下都是一致的。同时，这种检测器是恒虚警(CFAR)的，且该检测器不受PSK调制类型的影响，是一种性能优秀、鲁棒性非常好、适用面广的检测器。该伪码周期检测量对L的取值非常敏感，只有当Tp恰是真实的伪码周期时，ρ的输出才最大。当Tp的误差在整个样本长度上累积超过半个码片后，ρ的输出急剧降低。如果把伪码周期检测看成是伪码周期粗估计值，则伪码周期同步问题完全可等效于伪码周期精确估计，并同样可由上述统计量实现。本发明正是充分利用这一思想。
本发明设计的基于快速、芯片可实现的伪码周期同步算法可近似实现伪码周期精确估计。整个算法利用FPGA芯片高速实现。假设伪码周期的粗估值
已由图2中的伪码周期检测器得到，并假设真实伪码周期和搜索变量Δl为伪码周期精估计的搜索步长，Δl在实际中一般取值为ΔTp/M。设定搜索初始值i＝1，则伪码周期同步如图3所示。在本方法中，首先在一定伪码周期取值容许范围内求出各个伪码周期的检测统计量，求出最大的那个统计量，并将它对应的伪码周期作为用于同步的伪码周期精确估计值；然后再根据输入数据不断重复上述过程，并在过程中不断动态更新伪码周期的精确估计值。最后根据伪码周期的精确估计值分割输入的样本数据，使得每段数据的起始位置均位于伪码周期的同一位置。其特征在于该方法在FPGA实现中还依次包含如下步骤(当序列时刻数为非整数时，默认四舍五入取整，以下及图上均不单独注明) 步骤一.将接收数据读入并行快速共轭延迟自乘通道，并执行相应运算。
为控制自乘的延时参数，0＜m1＜m2＜…＜mT＜M-1，即延时值只取
的整倍数。各个通道完全一致，且独立运行，为了减少计算量，mi≈M/2，α＝{-Δlmi，-Δlmi+1，…，Δlmi}。低通滤波器直接使用窗长为
的滑动加法器，每个通道所有操作均是流水线作业，且只含有两个复数加法器和两个复数乘法器。将最后得到的统计量序列
存入表中。
步骤二.设i＝i+1，重复执行第一步。直至i＝T。
步骤三.计算伪码周期检测统计量求
即为Tp的精确估计值用来更新
还可以用于判断同步的有效性，即只有当
超过一定门限时，估计到的伪码周期值才是有效的。如果无效，应中断伪码周期同步，回到伪码周期检测环节重新开始。
步骤四.根据更新的
值重新开始执行同步。
为了确保伪码周期同步的实时性，必须保证步骤一中的并行实现。在实际设计中，并行通道的数量主要由硬件资源决定。计算表明，一般情况下，该算法计算量约为
次复数乘加。一般而言，取伪码周期检测得到的伪码周期粗估计的误差T的取值从2到20不等。信噪比越低，T应越大。这里取典型值T＝10，当信噪比为-23dB时，N≈106，则一次完整的同步过程需要50N≈50M次复数乘加。因此，如果只有一个通道实现，大约需要数秒时间。但是由于每个通道只有最简单的乘加操作，也不含任何反馈单元，以现有单片FPGA芯片的资源，完全可以容纳数十个以上的通道，所以每次同步都可在毫秒量级内实现。在10M/s，8位的采样率下，数据计算能力和数据吞吐率相当，因此可实现实时或者准实时同步。
权利要求
一种用于非合作低信噪比直接序列扩频信号的实时伪码周期同步技术，通过直接利用直接序列扩频(DSSS)信号的伪码周期的最优检测统计量作为非合作DSSS信号接收机的同步手段，不需要知道任何载频和伪码速率的先验知识，利用FPGA构造并行处理通道，实时实现伪码周期同步，本发明的特征在于该方法在处理器中还依次包含如下步骤
①将接收数据读入并行快速共轭延迟自乘通道，并执行相应运算
为控制自乘的延时参数，0＜m1＜m2＜…＜mT＜M-1，即延时值只取
的整倍数，各个通道完全一致，且独立运行，为了减少计算量，mi≈M/2，α＝{-Δlmi，-Δlmi+1，…，Δlmi}；低通滤波器直接使用窗长为
的滑动加法器，每个通道所有操作均是流水线作业，且只含有两个复数加法器和两个复数乘法器，将最后得到的统计量序列
存入表中；
②设i＝i+1，重复执行第一步。直至i＝T；
③计算伪码周期检测统计量求
即为Tp的精确估计值用来更新
还可以用于判断同步的有效性，即只有当
超过一定门限时，估计到的伪码周期值才是有效的，如果无效，应中断伪码周期同步，回到伪码周期检测环节重新开始；
④根据更新的
值重新开始执行同步。
全文摘要
一种用于非合作低信噪比直接序列扩频信号的实时伪码周期同步技术，具体应用于用户识别，信号侦听以及遇险信息分析，也可用于新一代扩频通信网的实现和管理方式。本发明直接利用了直扩信号伪码周期的最优检测统计量作为非合作DSSS信号接收机的同步手段，使一种能工作于很低信噪比下的非合作接收机新方案能够实现。该方案的核心是在不需要知道任何载频，伪码速率和扩频序列的先验知识下，能够实时地提供精确的伪码周期同步该环节。因此将该同步技术置于接收机前端，可以解决低信噪比下非合作直扩信号接收的一系列问题。本发明提出的技术硬件可实现，技术实现速度快，结构简单非常适合FPGA并行实现，是一种高效实用的方法。
文档编号H04B7/26GK101282139SQ20081004493
公开日2008年10月8日 申请日期2008年3月11日 优先权日2008年3月11日
发明者彭晓燕, 李立萍, 露 甘, 青 牟 申请人:电子科技大学