专利名称：一种数据纠错的方法、装置和系统的制作方法
技术领域：
本发明涉及通信技术领域，特别涉及一种数据纠错的方法、装置和系统。
技术背景随着电子、通信等技术的发展，视频广播领域，模拟制式向数字制式的转换成为一个必然的趋势。而DVB (Digital Video Broadcasting,数字视J贞广 播)的主要目标就是寻找一种能对所有传输媒体都适用的数字电视技术。它 的设计原则是使系统能够灵活地传输MPEG-2 (Moving Pictures Experts Group-2，动态图象专家组版本2)视频、音频和其它数据信息，使用统一的 MPEG-2传送比特流复用，使用统一的服务信息系统，使用统一的加扰系统(加 密方式可不同)，使用统一的RS (Reed-Solomon,里德-所罗门)码前向纠错 系统，最终形成一个通用的数字电视系统。不同传输媒体可选用不同的调制 方式和通道编码方法。所有的DVB系列标准完全兼容MPEG-2标准，同时制定 了译码器公共接口标准、支持条件接收和提供数据广播系统等特性。现有的技术方案中，译码器采取模块化的设计思路，而FEC( Forward Error Coding,前向纠错编码)分为各个子模块进行设计，其中，RS译码器作为一 个单独的模块进行设计，其输入输出端口为同步设计，输出速率与输入速率 相同。由于检错在时，计算错误位置和错误数值需要一定的时间，输入数据 必须进行緩存以待纠错， 一般采取FIFO (First In First Out,先入先出)的形 式进行数据的延迟。而FEC的TS接口的输入数据速率为RS译码器输出速率， 输出速率为后续解复用和信源解码要求的速率，输出前需要进行数据速率的 格式转换，因此需要额外的緩存器进行数据的延迟。因此，现有的技术方案使用的緩存较多，系统成本高。发明内容本发明实施例提供一种数据纠错的方法、装置和系统，以节约緩存，降 J氐系统成本。为达到上述目的，本发明实施例一方面提供一种数据纠错的方法，包括以下步骤获取传输流TS的输出数据速率，所述输出数据速率为满足解复用要求的 速率；将待纠错的数据进行纠错并按照所述输出数据速率输出已纠错的数据。再一方面，本发明实施例还提供一种译码器，包括获取模块，用于获取传输流TS的输出数据速率，所述输出数据速率为满 足解复用要求的速率；纠错模块，用于将待纠错的数据进行纠错处理并按照所述输出数据速率 输出已纠错的数据。再一方面，本发明实施例还提供一种TS接口，包括接收模块，用于按照输出数据速率接收已解扰的数据；输出模块，用于按照所述输出数据速率将所述接收模块接收的已解扰的 数据进行串并行转换并输出。另一方面，本发明实施例还提供一种数据纠错的系统，包括译码器、 解扰器、TS接口和緩存器；所述译码器，用于从所述緩存器读取待纠错的数据进行纠错处理并按照 所述输出数据速率输出已纠错的数据，所述输出数据速率为满足解复用要求 的速率；所述解扰器，用于按照所述TS的输出数据速率对所述译码器输出的已纠 错的数据进行解扰处理并输出已解扰的数据；所述TS接口 ，用于按照所述TS的输出数据速率对所述解扰器输出的已 解扰的数据进行串并行转换并输出TS;所述緩存器，用于存储待纠错的数据。与现有^^支术相比，本发明实施例具有以下优点本发明实施例通过获取 TS的输出数据速率，所述输出数据速率为满足解复用要求的速率，将待纠错的数据进行纠错并按照所述输出数据速率输出已纠错的数据，实现了 RS译码 器的输出速率和TS接口输出速率的结合，实现了 TS接口输入和输出速率的 同步，从而避免了 TS接口在输出TS前的速率转换，因此节约了因速率转换 所需的緩存器，降低了系统成本。
图1为本发明实施例一的数据纠错方法流程图；图2为本发明实施例二的数据纠错实现框图；图3为本发明实施例二的数据纠错方法流程图；图4为本发明实施例三的数据纠错方法流程图；图5为本发明实施例四的一种数据纠错系统结构示意图；图6为本发明实施例四的另一种数据纠错系统结构示意图。
具体实施方式
下面结合附图和实施步骤对本发明实施例的具体实施方式
进行描述 如图1所示为本发明实施例一的数据纠错方法流程图，具体包括以下步骤步骤S101,获取TS的输出数据速率。例如，当需要输出TS时，获取 TS的输出数据速率，所述输出数据速率为满足解复用要求的速率。步骤S102,将待纠错的数据进行纠错并按照所述输出数据速率输出已纠 错的数据。例如，在获取输出数据速率后，按照所述输出数据速率从緩存中 读取已检错的数据进行纠错处理，得到已纠错的数据，按照所述输出数据速 率将所述已纠错的数据进行解扰处理，得到已解扰的数据，然后按照所述输 出数据速率将所述已解扰的数据进行串并行转换并输出。上述数据纠错方法也可以在获取所述输出数据速率前，将已解交织的数 据一并进行检错和纠错处理，得到已纠错的数据，并将已纠错的数据进行緩 存，而在获取所述输出数据速率后，直接按照所述输出数据速率从緩存中读 取已纠错的数据进行解扰等后续处理。本发明实施例通过获取输出数据速率，按照所述输出数据速率将待纠错的数据进行纠错输出处理，实现了译码处理、解扰处理和TS输出处理的同步， 从而避免了输出TS前的速率转换，因此节约了因速率转换所需的緩存器，降 低了系统成本。如图2所示，为本发明实施例二的数据纠错实现框图，在DVB-S标准中 FEC子系统一般要经过解交织205、 RS译码201、解扰202和TS输出203。 其中，在进行RS译码201时，需要将待纠错的数据进行緩存204。本发明实 施例针对DVB-C/S/T (DVB-Cable/Satellite/Terrestrial，有线/卫星/地面数字#见 频广"l番)系统的FEC子系统进行优化，重点涉及RS译码处理和TS输出处理， 但本发明的设计思路不限于DVB-C/S/T。如图3所示，为本发明实施例二的数据纠错方法流程图，本发明实施例 二以DVB-S为例进行描述，将RS译码处理分为错误计算和纠错输出两部分， 其中纠错输出部分由TS的输出数据速率控制，具体包括以下步骤步骤S301,将已解交织的数据进行检错处理并緩存。将接收到的已解交 织的数据进行检错处理，计算错误位置和错误数值，得到已检错的数据，并 将所述已检错的数据进行缓存。步骤S302,获取TS的输出数据速率。例如，当需要输出TS时，获取 TS的输出数据速率，所述输出数据速率为满足解复用要求的速率，并且所述 输出数据速率可根据需要进行配置。步骤S303，按照所述输出数据速率从所述緩存中读取已检错的数据进行 纠错处理。在获取所述输出数据速率后，按照所述输出数据速率从緩存中读 取所述已检错的数据进行纠错处理，得到已纠错的数据。步骤S304,按照所述输出数据速率将已纠错的数据进行解扰处理，得到 已解扰的数据。步骤S305，按照所述输出数据速率将所述已解扰的数据进行串并行转换 并输出TS。本发明实施例通过获取TS的输出数据速率，按照所述输出数据速率将緩 存中已检错的数据进行纠错、解扰等处理，然后按照所述输出数据速率输出TS,实现了译码处理、解扰处理和TS输出处理的同步，从而避免了输出数据 前的速率转换，因此节约了因速率转换所需的緩存器，降低了系统成本。同 时，RS译码器的输出数据速率外部可控，增强了 RS译码器应用的灵活性； TS接口输出数据釆取同步设计，将TS接口输出的数据速率在系统内以相对 内部时钟的数据信号的方式输出，减少一个时钟域，极大地方便了系统内的 时序分析和布局布线，降低了系统成本。如图4所示，为本发明实施例三的数据纠错方法流程图，本发明实施例 本发明实施例同样是针对DVB-C/S/T系统的FEC子系统进行优化，重点涉及 RS译码处理和TS输出处理，具体包括以下步骤步骤S401,将已解交织的数据一并进行检错和纠错处理，得到已纠错的 数据并緩存。步骤S402,获取TS的输出数据速率。例如，当需要输出TS时，获取 TS的输出数据速率，所述输出数据速率为满足解复用要求的速率，并且所述 输出数据速率可根据需要进行配置。步骤S403,按照所述输出数据速率将已纠错的数据进行解扰处理，得到 已解扰的数据。步骤S404,按照所述输出数据速率将所述已解扰的数据进行串并行转换 并输出TS。本发明实施例在获取TS的输出数据速率前，将已解交织的数据一并进行 进行检错和纠错处理得到已纠错的数据并緩存。在获取TS的输出数据速率 后，按照所述输出数据速率将緩存中的已纠错的数据进行解扰处理和串并行 转换处理后输出TS，实现了译码处理、解扰处理和TS输出处理的同步，从 而避免了输出数据前的速率转换，因此节约了因速率转换所需的緩存器，降 低了系统成本。同时，RS译码器的输出数据速率外部可控，增强了RS译码 器应用的灵活性。如图5所示，为本发明实施例四的一种翁:据纠z睹系统结构示意图，包括 译码器l、解扰器2、 TS接口3和緩存器4。其中，译码器l，用于从緩存器4读取待纠错的数据进行纠错处理并按照所述输出数据速率输出已纠错的数据，所述输出数据速率为满足解复用要求 的速率。所述译码器1包括RS译码器。其中，解扰器2，用于按照所述输出数据速率对译码器1输出的已纠错的 数据进行解扰处理并输出已解扰的数据。其中，TS接口 3,用于按照所述输出数据速率对所述解扰器输出的已解 扰的数据进行串并行转换并输出TS。其中，緩存器4，用于存储待纠错的数据。其中，译码器l,包括获取模块ll,用于获取TS的输出数据速率，所 述输出数据速率为满足解复用要求的速率。纠错模块12，用于将待纠错的数 据进行纠错处理并按照所述输出数据速率输出已纠错的数据。其中，上述纠错模块12,进一步包括检错子模块121,用于将已解交 织的数据进行检错处理，得到已检错的数据。纠错子模块122，用于按照获取 模块11获取的输出数据速率将检错子模块121得到的已检错的数据进行纠错 处理，得到已纠错的数据。发送子模块123,用于按照获取模块11获取的输 出数据速率发送纠错子模块122得到的已纠错的数据。其中，TS接口3，包 括接收模块31,用于按照输出数据速率接收已解扰的数据。输出模块32， 用于按照所述输出数据速率将接收模块31接收的已解扰的数据进行串并行转 换并l叙出。采用上述数据纠错系统，译码器1将已解交织的数据进行检错处理，得 到已检错的数据，并将所述已检错的数据写入緩存器4。在获取到TS接口3 的数据输出速率后(所述输出数据速率为满足解复用要求的速率)，译码器1 从緩存器4读取所述已检错的数据进行纠错处理，得到已纠错的数据，并按 照所述数据输出速率向解扰器2发送所述已纠错的数据。解扰器2按照所述 输出数据速率将已纠错的数据进行解扰处理，得到已解扰的数据，并按照所 述数据速率将所述已解扰的数据发送给TS接口 3。 TS接口 3按照所述输出数 据速率将所述已解扰的数据进行串并行转换并输出TS。本发明实施例的数据纠错系统通过获取TS的输出数据速率，按照所述输 出数据速率将緩存中已枱r错的数据进行纠错、解扰等处理，然后按照所述输出数据速率输出TS,实现了译码处理、解扰处理和TS输出处理的同步，从 而避免了输出数据前的速率转换，因此节约了因速率转换所需的緩存器，降 低了系统成本。同时，译码器1的输出数据速率外部可控，增强了译码器1 应用的灵活性；TS接口 3输出数据采取同步设计，将TS接口3输出的数据 速率在系统内以相对内部时钟的数据信号的方式输出，减少一个时钟域，极 大地方便了系统内的时序分析和布局布线，降低了系统成本。如图6所示，为本发明实施例四的另一种数据纠错系统结构示意图，包 括译码器l、解扰器2、 TS接口3和緩存器4。其中，译码器l,用于从緩存器4读取待纠错的数据进行纠错处理并按照 所述输出数据速率输出已纠错的数据，所述输出数据速率为满足解复用要求 的速率。所述译码器1包括RS译码器。其中，解扰器2，用于按照所述输出数据速率对译码器l输出的已纠错的 数据进行解扰处理并输出已解扰的数据。其中，TS接口 3,用于按照所述输出数据速率对所述解扰器输出的已解 扰的数据进行串并行转换并输出TS。其中，緩存器4，用于存储待纠错的数据。其中，译码器l,包括获取模块ll，用于获取TS的输出数据速率，所 述输出数据速率为满足解复用要求的速率。纠错模块12,用于将待纠错的数 据进行纠错处理并按照所述输出数据速率输出已纠错的数据。其中，上述纠错模块12，进一步包括纠错处理子模块124,用于将已 解交织的数据进行检错和纠错处理，得到已纠错的数据。数据输出子模块125, 用于按照获取模块11获取的输出数据速率发送纠错处理子模块124得到的已 纠错的数据。其中，TS接口 3,包括接收才莫块31,用于按照输出数据速率接收已解 扰的数据。输出模块32,用于按照所述输出数据速率将接收模块31接收的已 解扰的数据进行串并行转换并输出。采用上述数据纠错系统，译码器1将已解交织的数据进行检错和纠错处 理，得到已检错的数据，并将所述已纠错的数据写入緩存器4。在获取到TS接口 3的数据输出速率后(所述输出数据速率为满足解复用要求的速率)，译码器1从緩存器4读取所述已纠错的数据发送到解扰器2。解扰器2按照所述 输出数据速率将已纠错的数据进行解扰处理，得到已解扰的数据，并按照所 述数据速率将所述已解扰的数据发送给TS接口 3。TS接口 3按照所述输出数 据速率将所述已解扰的数据进行串并行转换并输出TS。本发明实施例的数据纠错系统在获取TS的输出数据速率前，将已解交织 的数据一并进行进行检错和纠错处理得到已纠错的数据并緩存。在获取TS的 输出数据速率后，按照所述输出数据速率将緩存中的已纠错的数据进行解扰 处理和串并行转换处理后输出TS,实现了译码处理、解扰处理和TS输出处 理的同步，从而避免了输出数据前的速率转换，因此节约了因速率转换所需 的緩存器，降低了系统成本。同时，译码器1的输出数据速率外部可控，增强了译v5马器应用的灵活性。上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。 本领域技术人员可以理解实施例中的装置中的模块可以按照实施例描述 分布于实施例的装置中，也可以进行相应变化位于不同于本实施例的一个或 多个装置中。上述实施例的模块可以合并为一个模块，也可以进一步拆分成 多个子模块。通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到本发 明可以通过石更件实现，也可以可借助软件加必要的通用石更件平台的方式来实 现。基于这样的理解，本发明的技术方案可以以软件产品的形式体现出来， 该软件产品可以存储在一个非易失性存储介质(可以是CD-ROM， U盘，移 动硬盘等)中，包括若干指令用以使得一台计算机设备(可以是个人计算机, 服务器，或者网络设备等)执行本发明各个实施例所述的方法。以上公开的仅为本发明的几个具体实施例，但是，本发明并非局限于此， 任何本领域的技术人员能思之的变化都应落入本发明的保护范围。
权利要求
1、一种数据纠错的方法，其特征在于，包括以下步骤获取传输流TS的输出数据速率，所述输出数据速率为满足解复用要求的速率；将待纠错的数据进行纠错并按照所述输出数据速率输出已纠错的数据。
2、 如权利要求l所述数据纠错的方法，其特征在于，所述待纠错的数据 包括已解交织的数据，所述将待纠错的数据进行纠错并按照所述输出数据速 率输出已纠错的数据，包括将已解交织的数据进行检错处理，得到已检错的数据并将所述已检错的 数据写入緩存；按照所述输出数据速率从所述緩存中读取所述已检错的数据进行纠错处 理，得到已纠错的数据；按照所述输出数据速率将所述已纠错的数据进行解扰处理，得到已解扰 的数据；
3、 如权利要求1所述数据纠错的方法，其特征在于，所述待纠错的数据 包括已解交织的数据，所述将待纠错的数据进行纠错并按照所述输出数据速 率输出已纠4晉的凄t据，包括将已解交织的数据进行检错和纠错处理，得到已纠错的数据并将所述已 纠错的数据写入緩存；按照所述输出数据速率从所述緩存中读取所述已纠错的数据进行解扰处 理，得到已解扰的数据；按照所述输出数据速率将所述已解扰的数据进行串并行转换并输出TS。
4、 一种译码器，其特征在于，包括获取模块，用于获取传输流TS的输出数据速率，所述输出数据速率为满 足解复用要求的速率；纠错模块，用于将待纠错的数据进行纠错处理并按照所述输出数据速率 输出已纠错的数据。
5、 如权利要求4所述译码器，其特征在于，所述待纠错的数据包括已解交织的数据，所述纠错模块，包括检错子模块，用于将已解交织的数据进行检错处理，得到已检错的数据； 纠错子模块，用于按照所述获取模块获取的输出数据速率将所述检错子模块得到的已检错的数据进行纠错处理，得到已纠错的数据；发送子模块，用于按照所述获取模块获取的输出数据速率发送所述纠错子模块得到的已纠错的数据。
6、 如权利要求4所述译码器，其特征在于，所述纠错模块，包括 纠错处理子模块，用于将已解交织的数据进行检错和纠错处理，得到已纠4晉的数才居；数据输出子模块，用于按照所述获取模块获取的输出数据速率发送所述 纠错处理子模块得到的已纠错的数据。
7、 如权利要求4所述译码器，其特征在于，所述译码器包括RS译码器。
8、 一种TS接口，其特征在于，包括接收模块，用于按照输出数据速率接收已解扰的数据； 输出模块，用于按照所述输出数据速率将所述接收模块接收的已解扰的 数据进行串并行转换并输出。
9、 一种数据纠错的系统，其特征在于，包括译码器、解扰器、TS接 口和緩存器；所述译码器，用于从所述緩存器读取待纠错的数据进行纠错处理并按照 所述输出数据速率输出已纠错的数据，所述输出数据速率为满足解复用要求 的速率；所述解扰器，用于按照所述输出数据速率对所述译码器输出的已纠错的 数据进行解扰处理并输出已解扰的数据；所述TS接口 ，用于按照所述输出数据速率对所述解扰器输出的已解扰的 数据进行串并行转换并输出TS;所述緩存器，用于存储待纠错的数据。
全文摘要
本发明实施例公开了一种数据纠错的方法、装置和系统，该方法包括以下步骤获取传输流TS的输出数据速率，所述输出数据速率为满足解复用要求的速率；将待纠错的数据进行纠错并按照所述输出数据速率输出已纠错的数据。本发明实施例通过获取TS的输出数据速率，按照所述输出数据速率将待纠错的数据进行纠错输出处理，实现了译码处理、解扰处理和TS输出处理的同步，从而避免了TS接口输出TS前的速率转换，因此节约了因速率转换所需的缓存器，降低了系统成本。
文档编号H04L1/00GK101277451SQ20081009394
公开日2008年10月1日 申请日期2008年4月23日 优先权日2008年4月23日
发明者张乃波, 蔡朝辉, 虎忠义, 黄启华 申请人:华为技术有限公司