专利名称：一种行列式分组交织器的并行实现方法
技术领域：
本发明涉及通信技术领域，尤其涉及一种行列式分组交织器的并行实现方法。
背景技术：
行列式分组交织是交织器中最直观也最简单的一种交织方式，其基本原理是将输
入的比特数据逐行填充入"X"个矩阵单元中，如图1中所示；当填充完所有矩阵单元
后，则逐列读出矩阵单元中的内容，如图2中所示。其中，d和n是行列式分组交织
器的两个参数，分别称为交织深度与交织宽度。从交织功能上讲，行列式分组交织器 的功能是将输入的比特数据顺序打乱后再重新输出，行列式分组交织器是以帧长为 的比特数据为交织单位，对每帧数据进行相同的交织操作。
行列式分组交织器的串行实现方法较为简单。使用一块容量为(c/x")xl比特的双 口随机存取存储器(RAM)对比特数据进行写、读存储，双口RAM的写地址由模为c/xn 的加1计数器产生，当往双口 RAM中写满个数据后，则开始从双口 RAM中读 出数据，双口 RAM的读地址的产生由C"Q和Q^两部分相加构成，C/7Q是一个模 为的加 计数器，当CWR的计算值由("-l)x"跳转为0时，Q^则进行模为"的 加1计数，两计数器的初值都为0。
显然，串行方法实现的行列式分组交织器的数据处理速度瓶颈受限于双口 RAM 的写、读速度。为了能提高行列式分组交织器的数据处理速度，可采取并行实现方法。 发明名称为"Block interleave circuit"的已授权专利US6476738中给出了行列式分组 交织器的一种并行实现方法，其主要是出于避免双口 RAM较为繁琐的读写控制逻辑 的目的而提出的。实现时先用移位寄存器将An个比特数据进行串行/并行转换，接 着用个寄存器寄存转换后的并行数据，之后将这个寄存器的输出数据按照 行列式分组交织器的功能所要求的数据打乱顺序并行存入数据输出移位寄存器进行 并行/串行转换。虽然在发明专利US6476738中，行列式分组交织器输出的数据是串
行方式，但若去掉数据输出移位寄存器，该发明可看作是行列式分组交织器的并行度 为"M的并行实现方法。
上述发明的缺点是只适用d和"值较小的情况，当c/与"较大时，该发明需要大 量的寄存器资源，因而不实用；此外该发明的并行度固定，不能够根据实际需求进行 灵活改变。
发明内容
本发明针对行列式分组交织器的并行实现，为提高行列式分组交织器的数据处理 速度，提出了一种行列式分组交织器的并行实现方法。 本发明通过以下技术方案实现
令行列式分组交织器的交织深度为"，交织宽度为W，一帧比特数据的个数为"x ， 选取w的任意因数作为并行度p， n = wxp，其中w为正整数，行列式分组交织器的 输入为经串行/并行转换后数据宽度为p比特的并行数据，其输出也为数据宽度为p 比特的并行数据， 一帧交织的数据为Aw个数据宽度为p比特的并行数据。其步骤 如下
(1) 用顺序交换器对输入的p比特数据进行顺序交换。顺序交换器是根据交换顺 序对/7比特数据进行比特顺序交换的一个数据通道，每个p比特数据的交换顺序都相 同，给定J， "， /7值，交换顺序也就确定，其计算方法为取/为0到,l上的整数， 首先计算出索引Indx值，其中Indx与/之间的关系如下
Indx = mod()',w)X(i +如w(〃
其中mod"";)表示/整除"得到的余数，；fow(V/";)表示/整除"得到的商，然后，
根据计算出的Indx值，计算出Shuf值，Shuf值为位于0到/>1上的整数，其中Shuf 与Indx之间的关系如下
Shuf = mod (Indx + mod (_/7oo, (Indx /1cm ((i，/)))，gcd(d， 其中lcm(义p)表示求d和p的最小公倍数，gcd(cf,/ )则表示求d和;？的最大公约数， y oor (Indx/lcm (t/,p)) 表示Indx整除 lcm(V,p) 得至ij 的商 ，
(Indx / 1cm (J,/7)),gcd (d,p》表示/Zoor (Indx / 1cm(d,p))整除gcd(t/，得 到的余数，mod(Indx + m。d(/7oo"Indx/lcm(y,; ))，gcd(y,; )),; )则表示Indx与 mod(77oo"Indx/lcm(i/,p)),gcd(Ap》的和值整除p得到的余数，取Z值依次为从0 到p-1的整数，依次计算可得p个Shuf值，从0到p-1的；7个整数和计算出的p个 Shuf值之间的对应关系即为交换顺序；
(2) 将经步骤(l)交换顺序后得到的的数据输入右移循环移位器进行右移循环移 位，右移循环移位器对交换顺序后的每个p比特数据进行向右循环移位(数据高位在 左，低位在右)，移位的次数SR的计算方法如下
SR =如or(4/w)
其屮A表示p比特数据在一帧p比特并行数据中的序号，取值为从0到上的整
数，/00r(/fc/w)表示求/t整除W得到的商；
(3) 根据写地址产生器产生的p个写地址，将经步骤(2)右移循环移位后得到的p 比特数据的各比特分别写入户个双口 RAM中。写地址产生器用于产生每个/7比特数
据往/7个双口RAM写入时分别对应的p个写地址，其产生方法为对于第l个/ 比 特数据(序号/t为0)，从只读存储器(ROM)的O地址存储单元中读出的内容即为第 I个/ 比特数据的/7个写地址，其后续的(w-l)个; 比特数据的写地址的产生方法是后 一个p比特数据的p个写地址由前一个p比特数据的p个写地址累加1得到，对于第 —十l)个p比特数据(序号A:为w)，从ROM的1地址存储单元中读出的内容即为第(w+l) 个p比特数据的p个写地址，其后续的(w-l)个p比特数据的写地址的产生方法是后 一个户比特数据的p个写地址由前一个p比特数据的p个写地址累加1得到，依此类 推，^xw)个p比特数据所对应的写地址按照此方法产生得到。
ROM中存储的内容的产生方法为对于第l个p比特数据(序号yt为O)，取f为 从0到p-l的整数，首先，计算出p个Indx值，然后，根据Indx值计算出/7个初始 写地址v4c/AWR ，其中AW^r与Indx之间的关系如下
其中^ow(Indx/; )表示Indx整除得到的商，mod(/ oor(Indx/; )表示求 y/oo"Indx/p)整除d得到的余数，yfeo"Indx/(t/x;^则表示Indx整除c/x^得到的
商，根据比特数据的交换顺序，先对p个初始写地址进行顺序交换，再根据第1 个/7比特数据的右移循环移位的操作对顺序交换后的p个初始写地址进行相同的右移 循环移位操作，得到的p个写地址进行二进制比特数据链接(按顺序高位在左，低位 在右)存入ROM的0地址指示的存储单元中，对于第(w+l)个p比特数据(序号A为 w)，取/为从(w，)到(w+l)xp-l的整数，先计算出p个Indx值，然后，根据Indx值 计算出p个初始写地址^Wr，，根据p比特数据的交换顺序，先对p个初始写地址 进行顺序交换，再根据第w个/7比特数据的右移循环移位的操作对顺序交换后的p 个初始写地址进行相同的右移循环移位操作，得到的p个写地址二进制比特数据链接 存入ROM的1地址指示的存储单元中，依此类推，ROM中J个存储单元的内容按 此方法产生得到，ROM的容量为Jx(px叫)比特，其中，"=「lb(("-l)xw"，其中「， 表示向上取整运算，即需要w个比特来表示OM)xw值；
(4) 在步骤(3)完成将一帧数据全部写入p个双口 RAM之后，根据读地址产生器 产生的读地址，从p个双口 RAM中并行读出i 比特数据，p个双口 RAM的读地址 均相同，其产生由0^和C"^两部分相加构成，C"^是一个模为dxw的加w计数器， 当O^计算值由W-l)xw跳转为0时，0^则进行模为w的加l计数，两计数器的初 值都为0;
(5) 左移循环移位器对由步骤(4)读出的每个比特数据进行向左循环移位(数据 高位在左，低位在右)，左移循环移位后得到的p比特数据即为行列式分组交织器的 输出，向左循环移位的次数SL的计算方法如下其中y表示从p个双口 RAM中读出的j 比特数据的序号，取值为从0到^xw-l上的 整数，gcd^,p)则表示求d和/7的最大公约数，_/700"//^/^<1(^;7)))表示/'整除 (d/gcd(c/,/ ))得到的商，mod(/7。w(j7(J/gcd(J,p)》，gcd(c/,/ ))表示 T7離(/ / (d / gcd (A力))整除gcd (A p)得到的余数。
本发明的有益效果
本发明通过灵活地选取并行度p的方式，将行列式分组交织器的数据处理速率提 高P倍，满足了高速数据传输的应用。
图1为行列式分组交织器的写示意图2为行列式分组交织器的读示意图3为行列式分组交织器的并行实现结构图4为图3中的写地址产生器的结构图5为图3中的读地址产生器的结构图6为双口 RAM写入时，图3中的控制器产生的控制信号的时序图7为双口 RAM读出时，图3中的控制器产生的控制信号的时序图8为根据本发明的一个实施例的一组数据的顺序交换及右移循环移位图9为根据本发明的一个实施例的又一组数据的顺序交换及右移循环移位图10为根据本发明的一个实施例的一帧交织数据写完后双口 RAM中的存储内 容示意图。
具体实施例方式
本发明提出了一种行列式分组交织器的并行实现方法。行列式分组交织器的交织 深度为"，交织宽度为"， 一帧比特数据的个数为"xm，选取w的任意因数作为并行
度p， " = WXp, W为正整数。
将c/x 个比特数据每连续;7个比特数据串行/并行转换成一个数据宽度为p比特 的并行数据。交织过程需用户个容量为(dx—xl比特的双口 RAM(RAM。,RAMp…,RAM^)对数据进行写、读存储。每个p比特数据并不是按照 并行数据内的比特顺序分别写入RAM。,RAM,，…,RAM^中，而需要将这p比特数据 先进行顺序交换后，再经循环移位，然后根据写地址将各比特分别写入 RAM。,RAMp…,RAMH这p个双口 RAM中。
行列式分组交织器的并行实现结构框图如图3中所示。顺序交换器3001的功能是将行列式分组交织器输入的p比特数据进行顺序交换。 对于给定的A ", /7值，交换顺序确定，其计算方法为取/为0到/M上的整数， 首先根据式(l)计算出索引Indx值。
Indx = mod w) x " t o。/" (〃 (1)
其中mod(i,")表示/整除"得到的余数，^ ow(〃")表示z'整除"得到的商。
根据计算出的Indx值，根据式(2)计算出Shuf值，Shuf值为位于0到p-1上的整数。
Shuf = mod(Indx + mod(_/7ow(IndxZlcm(t/,; )),gcd(￡/,p))，；7) (2) 其中，lcm(《;^表示求(/和/j的最小公倍数，gcd(d，; )则表示求d和;7的最大公约 数，yZoo/"(Indx/lcmO/,; ))表示求Indx整除lcm(d,p)得到的商，
m。d(/o。r(Indx/lcm(t/，p)),gcd((i,;7)) 表示y7ow(Indx/lcm((i，/j)) 整除 gcd (d,; )得到的余数，mod (Indx + mod (yZoo" Indx / 1cm (d， p)), gcd (d, p)), 则表示 Indx与m。d(y7oo;^Indx/lcm(^; 》,gcd(Ap))的和值整除p得到的余数。
取/值依次为从0到p-l的整数，依次计算可得p个Shuf值，从0到，1的p个 整数和计算出的p个Shuf值之间的对应关系即为交换顺序。
本发明中的顺序交换器仅仅是数据通路的交叉转换，不消耗任何电路资源。
图3中右移循环移位器3002的功能是完成对每个/7比特数据向右循环移位的操 作。数据高位在左，低位在右，由控制器3008产生的C五2信号表示的是每个p比特 数据向右循环移位的次数SR，其可根据式(3)计算出。
SR = _/7—yt/w) (3) 其中A表示p比特数据在一帧p比特并行数据中的序号，取值为从0到^w-l上的整 数，力ow(/t/w;)表示求yt整除w得到的商。
图3中，只读存储器(ROM)3003共J个存储单元，其存储内容产生方法如下 对于第1个P比特数据(序号A为0)，取/为从0到/7-l的整数，首先，根据式(l)计 算出尸个Indx值，然后，根据Indx值由式(4)计算出个初始写地址」^^WR ,
^必r抓=mod (y/ow (Indx//>)，rf)xw + y 離(Indx/(yxp)) (4) 其中；7oor(Indx/p)表示Indx整除；？得到的商，mod(yZ(w(Indx/p),rf)表示求 y/oor(Indx/p)整除d得到的余数，yfow(Indx/(c/x; ))则表示Indx整除&p得到的 商，根据p比特数据的交换顺序，先对p个初始写地址进行顺序交换，再根据第1 个/;比特数据的右移循环移位的操作对顺序交换后的p个初始写地址进行相同的右移 循环移位操作，得到的p个写地址进行二进制比特数据链接(按顺序高位在左，低位 在右)存入ROM的0地址指示的存储单元中，对于第(w+l)个p比特数据(序号&为 w)，取f为从0^)到(w+l)^-l的整数，先计算出p个Indx值，然后，根据Indx值 计算出p个初始写地址^""rWR ，根据p比特数据的交换顺序，先对/7个初始写地址
进行顺序交换，再根据第w个/7比特数据的右移循环移位的操作对顺序交换后的 个初始写地址进行相同的右移循环移位操作，得到的p个写地址进行二进制比特数据 链接存入ROM的1地址指示的存储单元中，由此类推，ROM中存储的c/个写地址 按照此方法产生得到，ROM的容量大小为^x(px附,)比特，其中，^ =「lb((d —l)xw)"l，
其中「 l表示向上取整运算，即需要叫个比特来表示(y-i)xw值；
图3中，ROM的读地址C4每w个时钟周期自加l(初始值为0)，只读存储器的 p个位宽为w比特的输出分别对应到p个写地址产生器3004上。
写地址产生器3004用于产生双口 RAM的写地址，其产生方法为对于第1个户 比特数据(序号A为0)，从ROM的0地址存储单元中读出的内容即为第1个p比特 数据的p个写地址，其后续的(w-l)个;？比特数据的写地址的产生方法是后一个/7比 特数据的p个写地址由前一个p比特数据的p个写地址累加1得到，对于第(vv+l)个 p比特数据(序号A为w)，从ROM的1地址存储单元中读出的内容即为第0+l)个p 比特数据的i 个写地址，其后续的(w-l)个p比特数据的写地址的产生方法是后一个p 比特数据的p个写地址由前一个p比特数据的p个写地址累加l得到，由此类推，(^MO 个p比特数据所对应的写地址按照此方法产生得到。
写地址产生器3004的详细结构如图4中所示。令^二「lb(rfxw-l)1，即需要 附2个比特来表示^，-1)值。C&信号有效时，将从只读存储器3003中读出的内容的 数据宽度从,扩展为附2(高位补0)。
信号无效时，写地址累加1 。
p个写地址产生器3004输出的p个写地址分别对应到p个双口 RAM3005的；7 个写地址端口上，将p比特数据的各比特写入p个双U RAM的由p个写地址所指示 的存储单元中。
读地址产生器3006用于产生双口 RAM的读地址，p个双口 RAM的读地址均相 同，其产生由C《和C头两部分相加构成，C《是一个模为"xw的加w计数器，当 0^计算值由W-l)xw跳转为0时，C加e则进行模为w的加1计数，两计数器的初值 都为0。读地址产生器3006的详细结构如图5中所示。C&信号有效时，C"&被置0， C 加l计数；否则，Q^加w计数，0^则维持原值不变。
读地址产生器3006产生的读地址对应到了 p个双口 RAM 3005的p个读地址端 口上，用于并行读出p比特数据。
左移循环移位器3007对读出的每个p比特数据进行左移循环移位，数据高位在 左，低位在右，向左循环移位后得到的p比特数据即为行列式分组交织器的输出，由 控制器3008产生的C五4信号表示的是每个p比特数据向左循环移位的次数SL，其可 根据式(5)计算出。
控制器3008用于产生控制信号C4， C^， C&， C&和CE
往双口RAM中写入数据时，需要产生控制信号C4， C^和C&，其时序图如图 6中所示。当一帧数据全部写入p个双口 RAM后，才开始从；？个双口 RAM中读取 数据，读数据时，需要产生控制信号C&和C&，其时序图如图7中所示。图7中只 给出了前d个时钟周期内的时序关系，后续的时序关系则是图7中的(w-l)次重复。
下面以具体实例来加以说明。 实例
设交织深度"=6，交织宽度"=12，并行度; = 4，根据公式"=^><; ,则w二3。
设一帧72个比特数据为x。,w71 。
分别取/等于0， 1， 2， 3，按式(l)计算出Indx值分别为(O， 6， 12， 18)，按式(2) 计算出Shuf值分别为(O, 2, 1, 3)。
对于4比特数据(jc。,x,，^,xj，序号A;等于O，按式(3)计算出SR值为0，因此， 经顺序交换及向右循环移位0次后的4比特数据为(;c。，X2,XpX》，此4比特数据的顺 序交换及右移循环移位图如图8中所示。
再如对于4比特数据(^,^37,^,139)，序号A等于9，按式(3)计算出SR值为3， 因此，经顺序交换及向右循环移位3次后的4比特数据为(;c38，x37 ,x39,x36)，此4比特 数据的顺序交换及右移循环移位图如图9中所示。
由式(4)计算出的6组初始写地址JfiWrWR为(O， 3， 9, 12); (0， 3， 9， 12); (0, 6， 9， 15); (0, 6, 9， 15); (3, 6, 12, 15); (3, 6, 12, 15)。经顺序交换以及右移循环移位后，得6组写地址 为(O， 9, 3, 12); (12， 0, 9， 3); (6, 15, 0, 9); (9, 6, 15, 0); (3， 12， 6， 15); (15, 3, 12, 6)。
将每组写地址链接存入容量为6x16比特的ROM中，从0地址开始，存储的内 容依次为 0000100100111100; 1100000010010011; 0110111100001001; 1001011011110000; 0011110001101111; 1111001111000110。
此实例中，当一帧交织数据写完后，4个双口 RAM(RAM。,RAMpRAM2，RAM3) 中存储的内容如图IO中所示。
一帧交织数据写完后，需耍根据读地址从4个双口RAM中将数据读出，并将每 次读出4比特数据进行左移循环移位。
如读第1个4比特数据的读地址为(O， 0, 0， 0)，从4个双口 RAM中读出的第1个 4比特数据为(x。,x12,x24,x36) ， / = 0，按式(5)计算出SL值为0。此4比特数据需经向 左循环移位0次，也即行列式分组交织器输出的第1个4比特数据为(x。,x12,x24,;c36)。
再如读第5个4比特数据的读地址为(12, 12, 12, 12)，从4个双口 RAM中读出的 第5个4比特数据为015，15。，162，;0， 乂 = 4，按式(6)计算出SL值为1。此4比特数据 经向左循环移位1次后得行列式分组交织器的输出为(^5。^62,13,、)。
权利要求
1.一种行列式分组交织器的并行实现方法，其特征在于，选取n的任意因数作为并行度p，n＝w×p，其中，行列式分组交织器的交织深度为d，交织宽度为n，一帧比特数据的个数为d×n，w为正整数，具体步骤包括(1)用顺序交换器对输入的p比特数据进行顺序交换，顺序交换器是根据交换顺序对p比特数据进行比特顺序交换的一个数据通道，每个p比特数据的交换顺序都相同，给定d，n，p值，交换顺序也就确定，其计算方法为取i为0到p-1上的整数，首先计算出索引Indx值，其中Indx与i之间的关系如下Indx＝mod(i，n)×d+floor(i/n)其中mod(i，n)表示i整除n得到的余数，floor(i/n)表示i整除n得到的商，然后，根据计算出的Indx值，计算出Shuf值，Shuf值为位于0到p-1上的整数，其中Shuf与Indx之间的关系如下Shuf＝mod(Indx+mod(floor(Indx/1cm(d，p))，gcd(d，p))，p)其中1cm(d，p)表示求d和p的最小公倍数，gcd(d，p)则表示求d和p的最大公约数，floor(Indx/1cm(d，p))表示Indx整除1cm(d，p)得到的商，mod(floor(Indx/1cm(d，p))，gcd(d，p))表示floor(Indx/1cm(d，p))整除gcd(d，p)得到的余数，mod(Indx+mod(floor(Indx/1cm(d，p))，gcd(d，p))，p)则表示Indx与mod(floor(Indx/1cm(d，p))，gcd(d，p))的和值整除p得到的余数，取i值依次为从0到p-1的整数，依次计算可得p个Shuf值，从0到p-1的p个整数和计算出的p个Shuf值之间的对应关系即为交换顺序；(2)将经步骤(1)交换顺序后得到的的数据输入右移循环移位器进行右移循环移位，右移循环移位器对交换顺序后的每个p比特数据按照数据高位在左，低位在右进行向右循环移位，移位的次数SR的计算方法如下SR＝floor(k/w)其中k表示p比特数据在一帧p比特并行数据中的序号，取值为从0到d×w-1上的整数，floor(k/w)表示求k整除w得到的商；(3)根据写地址产生器产生的p个写地址，将经步骤(2)右移循环移位得到的p比特数据的各比特分别写入p个双口RAM中，写地址产生器用于产生每个p比特数据往p个双口RAM写入时分别对应的p个写地址，其产生方法为对于第1个p比特数据，其序号k为0，从只读存储器(ROM)的0地址存储单元中读出的内容即为第1个p比特数据的p个写地址，其后续的(w-1)个p比特数据的写地址的产生方法是后一个p比特数据的p个写地址由前一个p比特数据的p个写地址累加1得到，对于第(w+1)个p比特数据，其序号k为w，从ROM的1地址存储单元中读出的内容即为第(w+1)个p比特数据的p个写地址，其后续的(w-1)个p比特数据的写地址的产生方法是后一个p比特数据的p个写地址由前一个p比特数据的p个写地址累加1得到，依此类推，(d×w)个p比特数据所对应的写地址按照此方法产生得到；ROM中存储的内容的产生方法为对于第1个p比特数据，其序号k为0，取i为从0到p-1的整数，首先，计算出p个Indx值，然后，根据Indx值计算出p个初始写地址AddrWR，其中AddrWR与Indx之间的关系如下AddrWR＝mod(floor(Indx/p)，d)×w+floor(Indx/(d×p))其中floor(Indx/p)表示Indx整除p得到的商，mod(floor(Indx/p)，d)表示求floor(Indx/p)整除d得到的余数，floor(Indx/(d×p))则表示Indx整除d×p得到的商，根据p比特数据的交换顺序，先对p个初始写地址进行顺序交换，再根据第1个p比特数据的右移循环移位的操作对顺序交换后的p个初始写地址进行相同的右移循环移位操作，得到的p个写地址按顺序高位在左，低位在右进行二进制比特数据链接存入ROM的0地址指示的存储单元中，对于第(w+1)个p比特数据(序号k为w)，取i为从(w×p)到(w+1)×p-1的整数，先计算出p个Indx值，然后，根据Indx值计算出p个初始写地址AddrWR，根据p比特数据的交换顺序，先对p个初始写地址进行顺序交换，再根据第w个p比特数据的右移循环移位的操作对顺序交换后的p个初始写地址进行相同的右移循环移位操作，得到的p个写地址二进制比特数据链接存入ROM的1地址指示的存储单元中，依此类推，ROM中d个存储单元的内容按此方法产生得到，ROM的容量为d×(p×m1)比特，其中， id="icf0001" file="A2008101179300003C1.tif" wi="38" he="6" top= "167" left = "64" img-content="drawing" img-format="tif" orientation="portrait" inline="yes"/>其中 id="icf0002" file="A2008101179300003C2.tif" wi="5" he="5" top= "167" left = "115" img-content="drawing" img-format="tif" orientation="portrait" inline="yes"/>表示向上取整运算，即需要m1个比特来表示(d-1)×w值；(4)在步骤(3)完成将一帧数据全部写入p个双口RAM后，根据读地址产生器产生的读地址，从p个双口RAM中并行读出p比特数据，p个双口RAM的读地址均相同，其产生由CntR和CntC两部分相加构成，CntR是一个模为d×w的加w计数器，当CntR计算值由(d-1)×w跳转为0时，CntC则进行模为w的加1计数，两计数器的初值都为0；(5)左移循环移位器对由步骤(4)读出的每个p比特数据按照数据高位在左，低位在右进行向左循环移位，左移循环移位后得到的p比特数据即为行列式分组交织器的输出，向左循环移位的次数SL的计算方法如下SL＝mod(floor(j/(d/gcd(d，p)))，gcd(d，p))其中j表示从p个双口RAM中读出的p比特数据的序号，取值为从0到d×w-1上的整数，gcd(d，p)则表示求d和p的最大公约数，floor(j/(d/gcd(d，p)))表示j整除(d/gcd(d，p))得到的商，mod(floor(j/(d/gcd(d，p)))，gcd(d，p))表示floor(j/(d/gcd(d，p)))整除gcd(d，p)得到的余数。
全文摘要
本发明是一种行列式分组交织器的并行实现方法，涉及通信技术领域。令行列式分组交织器交织深度为d，交织宽度为n，选取n的任意因数作为并行度p，n＝w×p，w为正整数。先用顺序交换器对输入的p比特数据进行顺序交换，接着进行右移循环移位，然后根据写地址产生器产生的p个写地址，将经顺序交换和右移循环移位得到的p比特数据分别写入p个双口RAM(随机存取存储器)中，写完一帧数据后，根据读地址产生器产生的读地址从p个双口RAM中并行读出p比特数据，并对读出的p比特数据进行左移循环移位以得到交织后的数据。本发明可灵活选取并行度p实现并行的行列式分组交织器，从而将数据处理速率提高p倍以满足高速数据传输的应用。
文档编号H04L12/56GK101345604SQ200810117930
公开日2009年1月14日 申请日期2008年8月15日 优先权日2008年8月15日
发明者匡镜明, 杨德伟, 楠 武, 华 王, 范光荣 申请人:北京理工大学