专利名称：Rs编码的并行实现方法及装置的制作方法
技术领域：
本发明涉及光通信技术，具体涉及RS编码的并行实现方法及装置。
背景技术：
随着光通信向超高速、超大容量方向发展，同步数字体系(synchronousdigital hierarchy,简称为 SDH)结构、密集波分多路复用(Dense Wavelength DivisionMultiplexing,简称为DWDM)系统、全光网以及光交叉连接等技术在光纤通信系统中不断应用，使得线路速率达到10Gbps、40Gbps以及IOOGbps甚至更高。传输的有效性和可靠性是一对矛盾一方面，传输速率的大幅提高，色散、非线性效应，接收机性能也成为制约系统性能的主要因素。另一方面，系统容量的扩大也会引起一系列诸如各路光信号之间的串扰，信号的同步、定时、恢复的问题，这些问题都会引起通信过程中误码的产生，从而降低通信的可靠性，通信可靠性的降低最终又制约了通信质量的提高、通信距离的延长、多路复用的大规模应用，以及通信设备成本的降低，因此大大阻碍了光通信的进一步发展。前向纠错(FEC)技术是解决上述问题的关键技术之一，FEC技术通过编码端在数据发送之前根据一定的编码规则增加一定的冗余码，使得原来不具有相关性的数据产生相关性，在译码端则根据译码规则，利用冗余所产生的数据来纠正信道中产生的误码，恢复发送数据，从而达到降低接收端的光信噪比(optical signal to noise ratio,简称为0SNR)容限，减小所需发射功率的目的。采用FEC所获得的编码增益，大大降低了误码率、有效地提高了通信可靠性从而达到改善系统性能、降低系统成本的目的，而里德所罗门(Reed-Solomon，简称为RS)码作为一类具有很强纠错能力的多进制博斯查德胡里霍昆格姆码(Bose Chaudhuri Hocquenghem,简称为BCH),因其优良的性能和高吞吐率,被广泛应用于无线通信、光传输等众多领域中。目前，RS编码在实现时通常采用串行编码的方法，如图I所示，图I中同为D触发器，@和@分别为伽罗华域GF (2m) (Galois Field，简称为GF，m为大于零的整数，确
定伽罗华域为GF (2m))上的常系数乘法器和加法器(即异或门)，[^|为二选一的数据选择
器，通过0UtpUt_Sel信号来选择输出为输入的信息码元W还是校验码元C，为逻辑门， feedback_gate和input_en信号分别作为两个逻辑门的一个输入端,用于控制反馈信号和输入的信息码元是否通过该逻辑门，图I所示方法的实现结构主要是由(n-k)个D触发器和(n-k)个常系数乘法器以及(n-k)个异或门组成(n-k)级的线性反馈移位寄存器(LinearFeedback Shift Register,简称为LFSR)。该方法中，一个码元紧接着一个码元进行编码，每次只能处理一个码元，需要进行多次移位才能完成一个码字的编码过程，这种方法不仅编码效率不高，而且数据的吞吐量也不高，严重制约着整个系统传输速率的提高
发明内容
本发明所要解决的技术问题是解决RS码编码效率不高，制约整个系统传输速率提闻的问题。为了解决上述技术问题，本发明所采用的技术方案是提供一种RS编码的并行实现方法及装置，能够一次处理多个码元，显著提高了 RS码编码的效率，满足整个系统传输速率的要求。RS编码的并行实现方法包括以下步骤根据参数m、n、k确定RS码的生成多项式G (x)，m为大于零的整数，确定伽罗华域为GF (2m)，η为RS码字的长度，k为RS码字中信息位的长度，H为所需要实现的并行度；根据(n-k)是否能被H整除确定H路线性反馈移位寄存器LFSR的各反馈回路级数；当(11-10能被H整除时,所述反馈回路级数为(n-k)/H ；^(n-k)不能被H整除时，反馈回路O至反馈回路r的反馈级数为Al,反馈回路(r+Ι)至反馈回路(H-I)的反馈级数为·(H-A1)，Al为(n-k)/H向下取整，r为(n_k)除以H所得的余数； 根据公式Y 1 = y； I 1W mod G(X)获得各常系数乘法器的系数g/，i=0, I,…，n-k-1 ； j = O, I, . . . , H-I ；根据k是否能被H整除，确定是否需要补零和去零处理，当k不能被H整除时，经过T次处理后的剩余R个码元前面补(H-R)个零码元；ik能够被H整除时，无需补零和去零处理；R为k除以H所得的余数，k=T*H+R ；根据参数n、k、H，确定相应的反馈门控制信号、输入使能以及输出选择信号；通过H路LFSR输出并行编码结果。在上述方法中，所述G(X)根据参数m、n、k以及GF (2m)的本源多项式，结合查表或利用mat Iab工具获得。在上述方法中，根据G(X)利用matlab工具获得所述常系数乘法器的系数发/
O本发明还提供了一种RS编码装置，包括H路LFSR和HX (n-k)个GF (2m)上的常系数乘法器，所述H路LFSR的每一路所述LFSR具有串联连接的(n_k)个异或门和(n_k)个D触发器，所述异或门与所述D触发器间隔设置；每H个LFSR为一组，以组为单位按顺序依次循环连接所述H路LFSR,当(n-k)能被H整除时,所述LFSR的反馈回路级数为(n_k) /H,当(n-k)不能被H整除时,所述LFSR的反馈回路级数不再一致,反馈回路O至反馈回路r的反馈级数为Al, Al = (n-k) /H向下取整(Al为不大于(n_k)/H的最大整数),反馈回路(r+Ι)至反馈回路(H-I)的反馈级数为H-Al，r为(n_k)除以H所得的余数；HX (n-k)个GF (2m)上的常系数乘法器Xg/的各常系数乘法器的系数g/根据公式
^k+J I⑴确定；其中m为大于零的整数，确定伽罗华域为GF (2m) ;n为
RS码字的长度；kSRS码字中信息位的长度出为所需要实现的并行度；i=0，i，...,n-k-i ；
j = 0，1，· · ·，H-Io本发明，与传统编码方法及现有技术相比，可以一次并行处理H个码元，然而运算消耗或硬件实现资源不会线性增加，更重要的是，这种结构或方法可以适用于GF (2m)上任意RS码型在任意并行度H (H不大于k)下的并行实现，因而具有极大的灵活性。
图I为现有GF (2m)上实现RS编码装置的示意图；图2为本发明提供的的RS编码并行实现方法的流程图；图3为本发明提供的RS编码装置第一种实施方式示意图；图4为本发明提供的RS编码装置第二种实施方式示意图；图5为图4的局部细节示意图；图6为并行实现的RS编码装置的工作过程；图7为图4所示的第二种实施方式H = 7时具体实例示意图。
具体实施例方式下面结合附图对本发明作出详细的说明。本发明提供的RS编码并行实现方法如图2所示，包括以下步骤步骤S10,根据参数m、n、k确定RS码的生成多项式G (X),并判断k和(n_k)是否能被H整除。其中m为大于零的整数，确定伽罗华域为GF (2m)，η为RS码字的长度，k为RS码字中信息位的长度，H为所需要实现的并行度，即需要编码器一次处理的码元个数。G(X)可以根据参数m、n、k以及GF(2m)的本源多项式，结合查表或利用matlab或其它工具生成。步骤S20，根据(n-k)是否能被H整除确定H路LFSR的各反馈回路级数，从而确定选择相应的并行编码实现结构。当(n-k)能被H整除时，其实现结构如图3所示，其中LFSR的反馈回路级数为(n-k)/H。图3中_为D触发器，@和@分别为GF (2m)上的常系数乘法器和加法器(SP
异或门),日为二选一的数据选择器,通过output_sel信号来选择输出为输入的信息码元
W还是校验码元C,^=}为逻辑门，feedback_gate和input_en信号分别作为两个逻辑门的一个输入端用于控制反馈信号和输入的信息码元是否通过该逻辑门。其中(n-k)个D触发器、HX (n-k)个GF (2m)上的常系数乘法器和(n-k)个GF (2m)上的两输入加法器以及(n-k)个GF (2m)上的H输入加法器组合在一起构成了 H个移位反馈回路，这H个回路每条回路都可看作为一个(n-k)/H级的LFSR，回路之间通过LFSR的末级输出状态相互连接起来，H路LFSR并行工作。这样当图3所示的并行实现装置进行一次移位操作时，相当于图I所示的现有串行编码装置进行了 H次移位操作，因此，可以将H个信息码元同时送入图3所示的并行编码装置中，从而可以一次完成H个信息码元的并行处理。当(n-k)不能被H整除时，其实现结构如图4、5所示，与图3所示的并行实现装置不同的是H个LFSR回路中，每条回路的移位寄存器级数不再一致，反馈回路O至反馈回路r的反馈级数为Al,Al = (n-k)/H向下取整,反馈回路(r+Ι)至反馈回路(H-I)的反馈级数为H-Al，r为(n-k)除以H所得的余数。S30，根据生成多项式G(X)计算图3或图4所示的并行实现装置中常系数乘法器的系数g/，i=0，1，. . . , n-k-1 ；j = O, 1，. . . ,H-I0如图3和图4所示，并行实现装置中一共有HX (n-k)个GF (2m)上的常系数乘法器，需要有HX (n-k)个系数g/，g/根据公式夕41mod G(X)，通过编写程序或其他工具计算得到。S40,根据k是否能被H整除,确定是否需要补零和去零处理；当k不能被H整除时，令R为k除以H得到的余数，并行实现装置每次处理H个码元，于是经过T次处理后，会剩余R个码元(其中R为k除以H所得的余数，即k=TXH+R)，此时每次编码前需要在一个码字W (k-1)，...,W(I)1W(O)等k个码元的高位补(H-R)个零码元，这样就能将输入的码字中码元个数凑成(k+H-R)，能被H整除，由于并行实现装置中LFSR的状态在未进行编码前均为零，因此补零处理不会影响后面k个信息码元的编码结果，只是在输出时需要相应地将之前补的零码元去掉。当k能够被H整除时，无需补零和去零处理。S50，根据n、k、H参数，确定对并行实现装置中反馈门控制信号、输入使能以及输出选择信号的控制；在具体应用中，当编码使能无效时，并行实现装置需要对数据进行原样输出，此时图3和图4中所示的反馈门控信号feedback_gate无效,输入使能input_en无效,输出选 择信号0UtpUt_Sel选择输出为输入数据；当编码使能有效时，并行实现装置完成一个码字
的编码过程需要次反馈移位，在前[I]次移位过程中，反馈门控信号feedbaCk_
gate有效,输入使能input_en有效，输出选择信号output_sel选择输出为输入数据,在接
下来的I次移位过程中，反馈门控信号feedback_gate依然有效,输入使能input_en无
效，输出选择信号output_sel选择输出为LFSR状态输出。S60，通过H路LFSR输出并行编码结果。步骤S60包含以下步骤S601 :对输入数据进行补零处理(注意此处的补零处理模块根据上述的并行实现流程中步骤S40来确定具体应用中是否需要)；S602 :将补零处理后或未经过补零处理后的个信息码元分成且，每组H个
信息码元，依次送入图3或图4所示的结构中，每次送入一组H个码元，同时编码器中的H路并行LFSR进行一次移位操作，此时反馈门控信号feedbaCk_gate有效，同时输出选择信号0UtpUt_Sel选择输出为输入数据，因此在这个过程中编码器输出的是输入的信息码元，这里与补零处理相对应，对于某些情况，可能还需将输出的信息码元进行去零处理；每一回路中线性反馈移位寄存器LFSR的最后一级H个输出qn_k_2，…，qn-k-H-i, qn-k-H与相应的输入w(k-ι)，…，W(I)，W(O)，经过GF (2m)上的加法运算(异或)后反馈至相应的常数乘法器，又经过乘法和加法运算后，反馈至对应回路的移位寄存器的不同级数，从而改变线性反馈移位寄存器的状态。S603 :经过[I]次移位操作后，补零处理后或未经过补零处理后的〃个信息码元已经全部移入编码器中，此时编码器输入input_en使能关闭，不再移入信息码元，输出选择信号output_sel选择输出为LFSR状态输出，在这个过程中，编码器会将个校验码元依次移出。因此，从整体上看，在输入个信息码元的同时，RS编码器也会依次输出个信息码元以及相应的个校验码元。本发明提供的RS编码装置的第一种实施方式如图3所示，该装置包括
H路LFSR，每一路所述LFSR具有串联连接的(n_k)个异或门和(n_k)个D触发器，所述异或门与所述D触发器间隔设置，每H个LFSR为一组，以组为单位按顺序依次循环连接所述H路LFSR，(n-k)能被H整除，且所述LFSR的反馈回路级数为(n_k) /H。HX (n-k)个GF (2m)上的常系数乘法器xg，各常系数乘法器的系数根据公式
Y ξΣ·ο i^mod(7(.r)确定。其中m为大于零的整数，确定伽罗华域为GF (2m) ;n为RS码字的长度；kSRS码字中信息位的长度出为所需要实现的并行度；i=0，1，...,n-k-i ；
j = 0，1，· · ·，H-Io
逻辑门，用于对整个编码装置的控制，包括是否输入数据，LFSR是否进行反馈，选择输出数据为信息码元还是校验码元。图4为本发明提供的RS编码装置的第二种实施方式示意图，如图4所示，该实施方式与第一种实施方式的区别在于(n-k)不能被H整除，因此反馈回路O至反馈回路r的反馈级数为Al,反馈回路(r+Ι)至反馈回路(H-I)的反馈级数为(H-A1), Al为(n_k)/H向下取整，r为(n-k)除以H所得的余数。下面结合实例GF (28)上的RS(248，216)编码器在并行度H=7下的并行实现进行详细说明，如图7所示。本实例中，伽罗华域的阶数m=8，RS码码长n=248，k=216为RS (255，223)的缩短码，并行度H=7，实现的并行编码器每次移位可处理7个码元(每个码元Sbit 二进制数)，也就是56bit,其具体实现步骤如下步骤SlO :根据参数m，n，k确定RS码的生成多项式G(X)(这里生成多项式可根据GF(28)的本源多项式结合查表或利用matlab或其它工具得到，这里就不再赘述)，同时k=216，n-k=32，H=7，k 和(n-k)均不能被 H 整除。步骤S20 :由于n-k=32，H=7, (n-k)不能被H整除，因而应选择图4所示的实现结构。步骤S30 :根据步骤SlO中确定的RS码的生成多项式G(X)，以及发明内容中所述的公式1，计算出图4所示结构中GF (28)上常系数乘法器的系数g/，其中i=0，I, ...,31,j=0, I,..., 6，一共有192个系数(这里的系数g/可以使用matlab或其它工具计算得到)。步骤S40 :由于k=216，H=7，k不能被H整除，因此需要对输入数据进行补零操作，而k=216除以H=7所得余数为6,于是需要补I个零码元(每个码元8bit 二进制数),这样就得到217个信息码元(其中包括I个零码元)，同样地，对于输出的信息码元也要进行去零操作，将之前引入的I个零码元去掉。步骤S50 :当编码使能无效时，编码器需要对数据进行原样输出，此时图4中所示的反馈门控信号feedback_gate无效,输出选择信号output_sel选择输出为输入数据；当编码使能有效时，对于本实例中的编码器完成一个码字的编码过程需要36次反馈移位，在前31次移位过程中反馈门控信号feedback_gate有效，输出选择信号output_sel选择输出为输入数据，此时输出的是信息码元，在接下来的5次移位过程中，反馈门控信号feedback_gate依然有效，输出选择信号output_sel选择输出为LFSR状态输出，此时输出的是校验码元。综合以上所述的六个步骤，可以得到如图6所示的RS (248，216)编码器在并行度H=7下的并行实现结构，在该结构中，一共有H=7个移位反馈回路同时工作，每个回路的线性反馈移位寄存器LFSR的级数为5或4，总共有n-k=32个m=8bit的寄存器，相当于将传统实现方式中串行工作的32级LFSR拆分成并行工作的4个5级的LFSR和3个4级的LFSR，这7个LFSR回路之间通过每个回路的末级输出状态相互连接起来。在本实例中，k不能被H整除，因而对于输入信息码元要进行补零处理，在输出端也相应地进行去零处理，另外，本实例中的η也不能被H整除，在实际应用中，每个时钟节拍处理H个码元，于是对于多个码字的连续处理时，每个码字的最后几个码元需要与下个码字的前面几个码元组成一拍数据，还要考虑到码字之间的拼接问题。
本发明不局限于上述最佳实施方式，任何人应该得知在本发明的启示下作出的结构变化，凡是与本发明具有相同或相近的技术方案，均落入本发明的保护范围之内。
权利要求
1.RS编码的并行实现方法，其特征在于，包括以下步骤 根据参数m、n、k确定RS码的生成多项式G (X)，m为大于零的整数，确定伽罗华域为GF(2m)，η为RS码字的长度，k为RS码字中信息位的长度，H为所需要实现的并行度； 根据(n-k)是否能被H整除确定H路线性反馈移位寄存器LFSR的各反馈回路级数；当(n-k)能被H整除时,所述反馈回路级数为(n-k)/H ;当(n_k)不能被H整除时,反馈回路O至反馈回路r的反馈级数为Al,反馈回路(r+Ι)至反馈回路(H-I)的反馈级数为(H_A1),A1为(n-k)/H向下取整，r为(n-k)除以H所得的余数； 根据公式广;三Σ: I lg!x modr；(,v)获得各常系数乘法器的系数g/，i=0, 1，…，n-k-1 ； j = 0，1，. . .，H-I ； 根据k是否能被H整除，确定是否需要补零和去零处理，当k不能被H整除时，经过T次处理后的剩余R个码元前面补(H-R)个零码元；当k能够被H整除时，无需补零和去零处 理；R为k除以H所得的余数，k=T*H+R ； 根据参数n、k、H，确定相应的反馈门控制信号、输入使能以及输出选择信号； 通过H路LFSR输出并行编码结果。
2.如权利要求I所述的RS编码的并行实现方法，其特征在于， 所述G(X)根据参数m、n、k以及GF (2m)的本源多项式，结合查表或利用matlab工具获得。
3.如权利要求I所述的RS编码的并行实现方法，其特征在于， 根据G(X)利用matlab工具获得所述常系数乘法器的系数容/。
4.RS编码装置，其特征在于，包括 H路LFSR，每一路所述LFSR具有串联连接的(n_k)个异或门和(n_k)个D触发器，所述异或门与所述D触发器间隔设置； HX (n-k)个GF (2m)上的常系数乘法器，每H个LFSR为一组，以组为单位按顺序依次循环连接所述H路LFSR ； (n-k)能被H整除，且所述LFSR的反馈回路级数为(n_k) /H，各常系数乘法器的系数#根据公式modG(x)确定； 其中m为大于零的整数，确定伽罗华域为GF (2m)；n为RS码字的长度；k为RS码字中Ih息似的长度；H为所需要头现的并彳丁度；i=0, I，· · ·，n_k_l ; j = 0，I，· · ·，H-1。
5.RS编码的并行实现装置，其特征在于，包括 H路LFSR，每一路所述LFSR具有串联连接的(n_k)个异或门和(n_k)个D触发器，所述异或门与所述D触发器间隔设置； HX (n-k)个GF (2m)上的常系数乘法器，每H个LFSR为一组，以组为单位按顺序依次循环连接所述H路LFSR ； (n-k)不能被H整除，且反馈回路O至反馈回路r的反馈级数为Al，反馈回路(r+Ι)至反馈回路(H-I)的反馈级数为(H-A1)，Al为(n_k)/H向下取整，r为(n-k)除以H所得的余数；各常系数乘法器的系数#根据公式τ"-…^modG(X)确定； 其中m为大于零的整数，确定伽罗华域为GF (2m)；n为RS码字的长度；k为RS码字中Ih息似的长度；H为所需要头现的并彳丁度；i=0, I，· · ·，n_k_l ; j = 0，I，· · ·，H-1。
全文摘要
本发明公开了一种RS编码的并行实现方法及装置，其中，上述方法包括以下步骤根据参数m、n、k确定RS码的生成多项式G(x)，并判断k和(n-k)是否能被H整除；根据(n-k)是否能被H整除，选择相应的并行编码实现结构；根据生成多项式G(x)计算并行编码实现结构中常系数乘法器的系数；根据k是否能被H整除，确定是否需要补零和去零处理；根据n、k、H参数，确定对并行编码实现结构中反馈门控制信号、输入使能以及输出选择信号的控制；输出并行编码结果。本发明适用于GF(2m)上任意RS码型在任意并行度H(H不大于k)下的并行实现。
文档编号H03M13/15GK102882534SQ201210390430
公开日2013年1月16日 申请日期2012年10月12日 优先权日2012年10月12日
发明者胡烽, 朱齐雄, 董航 申请人:烽火通信科技股份有限公司