专利名称：多模式的交织与解交织地址生成方法及装置的制作方法
技术领域：
本发明涉及无线通信技术领域，具体涉及一种多模式的交织与解交织地址生成方 法及装置。
背景技术：
数字通信中为了抵抗实际信道的记忆特性以及提高信道编码的纠错性能，通常对 传输数据进行交织以分散错误的突发结构。在衰落信道中分集是提高通信系统性能最重要 的技术之一，交织对无线通信系统实现频率和空间分集具有重要作用，在均方根延时扩展 为75ns的Rayleigh衰落信道下，采用QPSK 1/2码率调制，PER为1 %时系统从交织器获得 的增益大约为5dB。IEEE 802. lla/g/n，802. 16d/e以及HiperLAN/2等无线通信标准中均采用了交 织深度为一个OFDM符号编码比特数的分组交织器，其中IEEE802. lla/g,802. 16d/e以及 HiperLAN/2标准中的交织共进行2次数据置换，802. Iln交织在前两次置换的基础上增加 了一次频率旋转置换。以k，i，j，r分别表示置换前以及经第一、二、三次置换后的数据顺 序。第一次置换使相邻的比特映射到不相邻的数据子载波上，规则如下式i = Neow (kmodNC0L) +floor (k/N ⑶ L)(1)其中k = 0，1，…，Ncbpss(Iss)-I, Ncbpss(Iss)表示每符号编码比特数，Ncol表示交织 矩阵的列数，分为13，16和18三种模式。Nm = Nrapss (iss)/N·表示交织矩阵的行数。mod 与floor分别表示取模和下取整运算。第二次置换使相邻的编码比特被交替映射到星座的高有效位和低有效位比特，以 避免连续低可靠性比特的存在。规则如下式j = s (iss) X floor (i/s (iss)) + (i+Ncbpss (iss)(2)-floor (Ncol X i/Ncbpss (iss))) mods (iss)其中i=0，l，...，Ncbpss (iss)_l，s (iss) = max (Nbpscs(Iss)/2,1)由每子载波的编码 比特数Nbpscc (iss)确定。第三次置换进行频率旋转，以减小MIMO相邻编码数据流比特之间的相关性。规则 如下式r = (j- (((iss-l) X 2mod3+3 X floor ((iss_l) /3)) (3)X Neot X Nbpscs (iss)) modNCBPSS (iss)其中j =0，1，···，Ncbpss (iss)-l，Nkqt 表示频率旋转因子，在 802. Iln 标准中的 20MHz 和40MHz带宽模式下其取值分别为11和29。解交织的过程同样经过三次数据置换，依次为交织置换的逆变换过程。交织器的实现方法主要有ROM查表和地址产生两种。对于随机交织或复杂置换交 织通常采用ROM查表法，该方法原理简单，但需要大量ROM存储不同模式的读写地址。对于 规则交织一般采用地址产生法实现，节省开销但需设计地址生成装置。802. Iln的交织共 有36种不同模式，4X4天线的MIMO收发机同时需要4个交织器以及4个解交织器，采用ROM查表法实现，一共需要680960比特的ROM开销，不利于系统SoC实现。若直接采用置 换公式计算生成交织写读地址，从上述三次置换的规则公式可以看出计算过程复杂不利于 硬件实现。若采用三次独立的置换，可简单的设计出地址生成装置，但将引入额外的延时， 而最大延时是受MAC协议中确认包短帧间间隙(SFIS)的定时需求限制的。因而，为了满足 802. lln、802. 16d等标准对交织与解交织的多模式，高吞吐率，低延时的要求，需要提出一 种低硬件复杂度的多模式交织与解交织地址生成方法。
发明内容
(一)要解决的技术问题本发明的目的是提出一种低硬件复杂度的多模式交织与解交织地址生成方法及装 置，以满足802. lln、802. 16d等标准对交织与解交织的多模式、高吞吐率以及低延时的要求。(二)技术方案为达到上述目的的一个方面，本发明提供了一种多模式的交织与解交织地址生成 方法，该方法在交织与解交织过程中进行三次数据置换，采用置换合并的方式，具体包括 将交织过程的第二次数据置换操作合并到第一次置换的行顺序写地址中；将交织过程的第 三次数据置换操作合并到第一次置换的列顺序读地址中；一次数据写、读操作完成交织与 解交织过程的三次置换。上述方案中，所述第二次置换是将相邻的编码比特交替映射到星座的高有效位和 低有效位比特的置换过程，将第二次置换直接包含在交织按行顺序的写地址中，该写地址 通过基址加偏移常量的方法实现；所述第三次置换为频率旋转置换，将第三次置换包含在 交织按列顺序的读地址中，该读地址通过设置初始偏移地址以及利用列基址加偏移常量的 方法实现。上述方案中，所述第三次置换为按行将数据写入交织矩阵，旋转操作后按行将数 据读出；该读地址为按列顺序读，将行顺序地址旋转与列顺序地址旋转进行换算。上述方案中，所述解交织的写地址、读地址通过所述置换合并实现，将交织过程的 置换合并后生成的写地址作为解交织过程的读地址，将交织过程的置换合并后的读地址作 为解交织过程的写地址，实现多模式的解交织地址生成。为达到上述目的的另一个方面，本发明提供了一种多模式的交织与解交织地址生 成装置，该装置包括写地址生成部件，用于生成多模式的交织与解交织过程中需要的写地址；读地址生成部件，用于生成多模式的交织与解交织过程中需要的读地址；以及常量生成部件，用于生成写地址部件与读地址部件所需的常量。上述方案中，所述写地址生成部件在收到地址请求时根据交织模式产生相应的写 地址；该写地址通过基地址加偏移址的方法实现；该写地址为行方向，因而基地址通过自 增1计数器实现；通过设置行、列方向的循环移位寄存器确定当前基地址在置换规则最小 重复单元中的位置，从而确定对应的写地址偏移址。上述方案中，所述读地址生成部件在收到地址请求时根据交织模式产生相应的读 地址，该读地址通过初始地址自增Ncol的方法实现；该读地址为列方向，设置一个列基址 寄存器用于标记当前地址所在列的下一列；当一列地址生成完后，地址赋值为列基址值，同
5时列基址自增1 ；当列基址增大到(Ncol-I)时，列基址置为O ；初始读地址由所述常量生成 部件给出。上述方案中，所述常量生成部件根据输入的模式选择信号产生各交织或解交织模 式的地址生成所需的常量；模式选择信号包括映射方式、系统带宽、信标与数据标志以及 交织装置或解交织装置所在的空分编码数据流序号，所需的常量包括偏移常量，交织矩阵 行、列大小和交织深度。为达到上述目的的再一个方面，本发明提供了一种交织或解交织装置，该装置由 地址发生装置、地址控制部件、数据控制部件以及单端口 RAM部件构成，其中输入的数据根 据该地址发生装置中生成的写地址依次轮流写入两片单端口 RAM，并根据该地址发生装置 中生成的读地址从两片单端口 RAM中依次读出数据。上述方案中，所述地址发生装置包括写地址生成部件，用于生成多模式的交织与解交织过程中需要的写地址；读地址生成部件，用于生成多模式的交织与解交织过程中需要的读地址；以及常量生成部件，用于生成写地址部件与读地址部件所需的常量。为达到上述目的的再一个方面，本发明提供了一种交织或解交织装置，该装置由 地址发生装置、数据控制部件和双端口 RAM部件构成，其中输入的数据根据地址发生装置 中生成的写地址依次轮流写入两片双端口 RAM，并根据地址发生装置中生成的读地址从两 片双端口 RAM中依次读出数据。上述方案中，所述地址发生装置包括写地址生成部件，用于生成多模式的交织与解交织过程中需要的写地址；读地址生成部件，用于生成多模式的交织与解交织过程中需要的读地址；以及常量生成部件，用于生成写地址部件与读地址部件所需的常量。(三)有益效果本发明提供的这种低硬件复杂度的多模式交织与解交织地址生成方法及装置，能 够消除分离置换引入的交织延时，置换合并后多模式的地址产生仅采用加法器及循环移位 寄存器实现，结构简单。相对于传统的设计方法，本发明在更少的硬件开销下实现了多模 式、高吞吐率的交织器与解交织器，且交织模式可灵活配置，有效满足了 802. lln、802. 16d 等标准对交织与解交织的多模式、高吞吐率以及低延时的要求。
图1是交织第一次置换规则图；图2是BPSK、QPSK映射方式下交织第二次置换规则图；图3是16QAM映射方式下交织第二次置换规则图；图4是64QAM映射方式下交织第二次置换规则图；图5是交织第三次置换规则图；图6是本发明中提出的交织置换合并原理图；图7是802. Iln中20MHz带宽下MCS为7时交织置换合并后的写地址表；图8是802. Iln中20MHz带宽下MCS为7时交织置换合并后的读地址表；图9是本发明中提出的多模式的交织或解交织地址生成装置结构框图10是本发明中实施例1的交织置换合并后的多模式写地址生成结构图；图11是本发明中实施例1交织置换合并后的多模式读地址生成结构图；图12是本发明中实施例2的交织置换合并后的多模式写地址生成结构图；图13是本发明中实施例3交织或解交织装置的结构框图；图14是本发明中实施例4交织或解交织装置的结构框图。
具体实施例方式为了进一步说明本发明提出的多模式的交织与解交织地址生成方法及装置，下面 结合附图详细说明本发明的优选实施例。本发明提供了一种低硬件复杂度的多模式交织与解交织地址生成方法及装置，并 基于置换合并提供了一种基于加法器及循环移位寄存器的多模式地址生成装置实现方案。交织的置换合并的过程如下(a)将交织的第二次置换操作合并到第一次置换操作的写地址中；(b)将交织的第三次置换操作合并到第一次置换操作的读地址中；交织过程的第三次置换为行方向旋转，而读地址为列顺序，因而行偏移需要换算 到读地址表中的列位置。旋转量rot_offset通过式4计算，不同交织模式下旋转后的初始 列基址col_base_ini、行位置row_cnt_ini以及读首地址addr_r_ini根据式5，6，7换算。
0 iss = 1 2 χ TVBpscs (hs ) x Nrot iss — 2 rot 一 offset =
.._(4)
Nbpscs (hs)x NROT iss = 3
‘ 3 x ^ bpscs (hs ) x nro丁 iss = 4其中Ntot表示旋转因子，Nbpscs(Iss)表示第iss路空间数据流中每个子载波的编码 比特数。
(6) (7)
由于解交织置换为交织的逆置换过程，因而只需将置换合并后的交织的写地址作 为解交织的读地址，将交织的读地址作为交织的写地址即实现解交织地址生成。本发明提出的多模式地址生成装置主要包括写地址生成模块、读地址生成模块以 及常量选择模块三部分。写地址生成模块用于收到地址请求时根据交织模式产生相应的写地址。写地址 通过基地址加偏移址的方法实现。写地址为行方向，因而基地址通过自增1计数器实现。 对应不同的交织模式，写地址的偏移址不同。在系统为BPSK或者QPSK调制方式时偏移址 为0 ；当系统调制方式为16QAM时，偏移址共有0以及士N·三种情况；当系统调制方式为 64QAM时，偏移址共有0、士N·以及士(2XNCJ五种情况。通过设置行、列方向的循环移 位寄存器确定当前基地址在置换规则最小重复单元中的位置，从而确定对应的写地址偏移 址。读地址生成模块用于收到地址请求时根据交织模式产生相应的读地址。读地址 通过初始地址自增Nm的方法实现。读地址为列方向，因而设置一个列基址寄存器用于标记当前地址所在列的下一列。当一列地址生成完后，地址赋值为列基址值，同时列基址自增 1。当列基址增大到(Nm-I)时，列基址置为0。在硬件实现时将需要交织模式的初始列基 址col_base_ini、行位置row_cnt_ini以及读首地址addr_r_ini制作成表。常量选择模块用于根据交织的模式产生读、写地址所需的常量。输入该模块的模 式选择信号包括映射方式，系统带宽，信标与数据标志以及交织器所在的空分编码数据流 序号，产生的常量包括各交织模式的地址偏移常量，交织矩阵的行、列大小，交织深度。该模 块通过选择开关实现。实施例1图 1 给出了 IEEE 802. lla/g/n，802. 16d/e 以及 HiperLAN/2 等标准中普遍采用的 分组交织的第一次置换规则。数据按图1中写数据顺序的箭头方向依次写入交织矩阵，然 后按读数据箭头所指列方向依次读出数据。图2，3，4为上述分组交织在系统不同映射方式 下的第二次置换规则，数据按列方向依次写入交织矩阵，按表格中箭头交换数据位置后，按 列方向依次读出交织矩阵。图2代表BPSK与QPSK映射方式下第二次置换规则，数据无位 置交换。图3代表16QAM映射方式下的第二次置换规则，图4代表64QAM映射方式下的第 二次置换规则，数据进行了位置交换操作，使相邻的编码比特被交替映射到星座的高有效 位和低有效位比特，以避免连续低可靠性比特的存在。图5是802. Iln中分组交织的第三 次置换，数据按行方向依次写入交织矩阵，按图中箭头方向对数据进行整体循环旋转移位， 然后按行依次读出数据。图6是本发明中交织置换合并的原理图，即将第二次置换合并到第一次置换的行 顺序写地址中，将第三次置换合并到第一次置换的列顺序读地址中。通过一次写读操作实 现三次数据置换，消除了多次置换的额外延时并将交织RAM的开销减少为分离置换方法的 1/3。802. Iln中20MHz带宽下MCS为7时置换合并后交织的写地址如图7所示，写地址顺
序依次为0，27，15，.......读地址如图8所示，读地址顺序为0，13，26，.......图8给出
的写地址为无频率旋转时的读地址，若频率旋转则需按发明内容中所述的方法计算出读地 址的初始列基址col_base_ini、行位置row_cnt_ini以及读首地址addr_r_ini。本发明提出的多模式的交织与解交织地址生成装置结构框图如图9所示，包括写 地址生成模块101，读地址生成模块102以及常量选择模块103。写地址生成模块101用于收到写地址请求信号后根据相应的交织模式产生对应 的写地址。读地址生成模块102用于收到读地址请求信号后根据相应的交织模式产生读地 址。常量选择模块103用于产生写、读地址中需要的常量，包括偏移址士N·、士(2XN·)， 读地址初始列基址col_base_ini、行位置row_cnt_ini、读首地址addr_r_ini，交织矩阵行 数Nm以及交织深度Ncbpss (iss)共9项。图10是写地址生成模块101的实现结构框图。常量选择模块201用于产生写地 址生成模块所需的常量，通过选择开关实现。201输出的常量给选择器203与204。202与 205均为循环移位寄存器，用于确定当前地址在写地址规则最小重复单元中的位置，图7中 左上角的九宫格即为802. Iln中20MHz带宽下MCS为7时的写地址规则最小重复单元，因 而对于64QAM映射方式只需设置两个3比特的循环移位寄存器rOW_flag_64qam以及col_ flag_64qam即可。对于16QAM映射方式，设计两个1比特的行列标志row_flag_16qam以 及C0l_flag_16qam。由于BPSK和QPSK映射方式的第二次数据置换无数据交换操作，因而
8偏移量始终为0。在实现时上述循环移位寄存器也可通过计数器代替，但采用计数器开销相 对较大。移位寄存器202以及205作为选择器203，204的开关控制信号，输出偏移常量给 选择器206。系统映射模式作为选择器206的开关控制信号，输出最终的偏移常量给加法 器210。写地址采用基地址加偏移常量的方式产生，基地址通过计数器207产生，当收到地 址请求计数器207开始计数。加法器210用于实现基地址与偏移常量相加，输出的地址值 给选择器211。选择器211用于控制生成第一个0写地址，最终产生的写地址输出到寄存器 212进行寄存。图11是读地址生成模块102的实现结构框图。常量选择模块301用于产生读地 址所需的常量，模块301以及前述模块201均包含在前述常量选择模块103中。计数器302 用于对读地址的列基址计数，计数器302的初始值为301产生的初始列基址C0l_base_ini， 计数器302产生的列基址计数输出到选择器305。加法器303用于实现地址自增Νω 操作， 由于不同模式下N·的大小不同，因而具体值由常量选择模块301确定。计数器304用于 对当前地址在置换矩阵中的行位置计数，当一列地址产生完后选择器305控制地址赋值为 列基址值。选择器306用于控制产生读首地址，最终产生的读地址输出到寄存器308进行 寄存。以上描述的为交织的地址产生方法及装置的具体实施例，由于交织与解交织过程 互逆，因而解交织地址产生方法及装置的实施与交织过程一致，只需将交织过程产生的写 地址模块101作为解交织的读地址模块，将读地址生成模块102作为解交织的写地址模块 即可，其他具体实施过程与上述交织实施过程一致。实施例2图12是交织写地址生成模块的另一种实施方法。401以及404为移位寄存器分别 用于控制64QAM以及16QAM映射方式下的写地址偏移常量，作为选择器402及405的开关 控制信号。选择器402与405产生偏移常量分别输出到加法器407与406。计数器403用 于产生基地址，由于BPSK与QPSK的第二次置换无数据交换操作，因而BPSK以及QPSK映射 方式下的写地址直接由计数器403产生。64QAM以及16QAM模式下的写地址由偏移址加基 地址的方式生成，加法器406与407分别用于偏移址与基地址的求和，输出地址分别输入到 选择器409以及408。选择器408和409用于产生64QAM以及16QAM模式的首写地址，各写 地址输出到选择器410。选择器410用于根据系统映射模式输出最终的写地址。以上描述的为置换合并后多模式交织写地址的一种实施方法，对于解交织过程， 该实施例为读地址的实施。实施例3图13是本发明实施例3的交织或解交织装置的结构框图。在图13中交织或解交织地址生成装置502根据输入的交织或解交织模式输出地 址到地址控制器503。此处的502由前述的实施例1或实施例2中的地址生成装置构成。数据控制器501用于将输入的交织数据按一定的时序输出到单端口 RAMO以及单 端口 RAMI，分别对应图中的505和504。数据控制器同时需要产生505以及504的片选信 号，读写控制信号。并向地址控制器503发出地址请求。地址控制器503用于向地址发生装置产生地址请求信号，并根据地址发生装置 502产生的地址分别分配给504及505。
单端口 RAMO以及单端口 RAMI用于实现交织数据乒乓读写操作，消除交织连续符 号数据的等待延时，使系统实现数据流水化。单端口 RAM深度为648，数据位宽可根据系统 软判决需求调整。交织或解交织后数据输出到数据控制器501，由数据控制器统一控制数据 的输出以及输出有效。本实施例中采用了单端口 RAM，能够减少系统开销。但单端口 RAM只有一套地址， 因而引入一个简单的地址控制模块。地址发生装置是交织或解交织装置实现的关键，采用 本发明提出的交织与解交织地址发生装置，能够在非常低的硬件开销下实现多模式的交织 与解交织。可广泛用于基于IEEE 802. lla/g/n,802. 16d/e以及HiperLAN/2等标准的通信 系统中。实施例4图14是本发明中实施例4交织或解交织装置的结构框图。在图14中交织或解交织地址生成装置602根据输入的交织或解交织模式输出地 址到双端口 RAMO以及双端口 RAMI，分别对应图中的603、604。此例中的交织或解交织地址 生成装置602由前述实施例1或实施例2中的地址生成装置构成。数据控制器601用于根据输入交织数据产生读写地址请求信号。将输入的交织数 据按一定的时序输出到双端口 RAMO以及双端口 RAMI，并产生双端口 603以及604的片选信 号以及读写控制信号。双端口 RAMO以及双端口 RAMI用于实现交织数据乒乓读写操作，消除交织连续符 号数据的等待延时，使系统实现数据流水化。双端口 RAM深度为648，数据位宽可根据系统 软判决需求调整。交织或解交织后数据输出到数据控制器601，由数据控制器统一控制数据 的输出以及输出有效。在本实施例中由于采用双端口 RAM进行交织或解交织数据的写、读操作，双端口 RAM有两套地址，因而相对于前述的实施例3少了地址控制模块。交织或解交织生成装置产 生的写、读地址直接输入到双端口 RAM。采用双端口 RAM相对于单端口 RAM硬件开销较大， 但可以简化控制逻辑。进一步，在本实施例中也可以只采用一片双端口 RAM，但这样会增加 交织的等待延时，不能实现系统数据处理的流水化。上述4个实施例详细描述了本发明中提出的多模式的交织与解交织地址生成方 法及装置，在实施例3与实施例4中列举了本发明的交织与解交织地址生成装置在交织与 解交织装置中的应用。对实施例3采用VerilogHDL描述，并进行了 FPGA以及ASIC实现，验 证结果说明其满足802. Iln的全部77种调制编码方式下的交织与解交织要求。在Quartus II 8. 0中使用Stratix II EP2S60F672C3器件综合的最大时钟频率fmax为327. 23MHz。 当数据位宽为3时，使用的组合逻辑资源为210，寄存器资源为163，存储资源为2X648X3 比特。在SMIC(中芯国际集成电路制造有限公司)0. 13uml.08V 1P6M CMOS工艺下其电路 面积为0. 0667mm2，最高工作频率达400MHz，在160MHz以400MHz工作频率下其功耗分别为 4. 2mff 与 10. 8mW。最后应当说明的是以上所述仅为本发明的较佳实施例，不应被视为本发明保护 范围的限制。根据本发明的技术方案及其较佳实施例的描述，相关技术领域的技术人员可 以做出各种等同改变或替换。因此，凡在本发明的精神和原则之内，所作的任何修改、等同 替换、改进等均应属于本发明的权利要求范围之内。
权利要求
一种多模式的交织与解交织地址生成方法，其特征在于，该方法在交织与解交织过程中进行三次数据置换，采用置换合并的方式，具体包括将交织过程的第二次数据置换操作合并到第一次置换的行顺序写地址中；将交织过程的第三次数据置换操作合并到第一次置换的列顺序读地址中；一次数据写、读操作完成交织与解交织过程的三次置换。
2.根据权利要求1所述的多模式交织与解交织地址生成方法，其特征在于，所述第二 次置换是将相邻的编码比特交替映射到星座的高有效位和低有效位比特的置换过程，将第 二次置换直接包含在交织按行顺序的写地址中，该写地址通过基址加偏移常量的方法实 现；所述第三次置换为频率旋转置换，将第三次置换包含在交织按列顺序的读地址中，该读 地址通过设置初始偏移地址以及利用列基址加偏移常量的方法实现。
3.根据权利要求1所述的多模式交织与解交织地址生成方法，其特征在于，所述第三 次置换为按行将数据写入交织矩阵，旋转操作后按行将数据读出；该读地址为按列顺序读， 将行顺序地址旋转与列顺序地址旋转进行换算。
4.根据权利要求1所述的多模式交织与解交织地址生成方法，其特征在于，所述解交 织的写地址、读地址通过所述置换合并实现，将交织过程的置换合并后生成的写地址作为 解交织过程的读地址，将交织过程的置换合并后的读地址作为解交织过程的写地址，实现 多模式的解交织地址生成。
5.一种多模式的交织与解交织地址生成装置，其特征在于，该装置包括写地址生成部件，用于生成多模式的交织与解交织过程中需要的写地址；读地址生成部件，用于生成多模式的交织与解交织过程中需要的读地址；以及常量生成部件，用于生成写地址部件与读地址部件所需的常量。
6.根据权利要求5所述的多模式的交织与解交织地址生成装置，其特征在于，所述写 地址生成部件在收到地址请求时根据交织模式产生相应的写地址；该写地址通过基地址加 偏移址的方法实现；该写地址为行方向，因而基地址通过自增1计数器实现；通过设置行、 列方向的循环移位寄存器确定当前基地址在置换规则最小重复单元中的位置，从而确定对 应的写地址偏移址。
7.根据权利要求5所述的多模式的交织与解交织地址生成装置，其特征在于，所述读 地址生成部件在收到地址请求时根据交织模式产生相应的读地址，该读地址通过初始地址 自增Ncol的方法实现；该读地址为列方向，设置一个列基址寄存器用于标记当前地址所在 列的下一列；当一列地址生成完后，地址赋值为列基址值，同时列基址自增1 ；当列基址增 大到(Ncol-I)时，列基址置为O ；初始读地址由所述常量生成部件给出。
8.根据权利要求5所述的多模式的交织与解交织地址生成装置，其特征在于，所述常 量生成部件根据输入的模式选择信号产生各交织或解交织模式的地址生成所需的常量；模 式选择信号包括映射方式、系统带宽、信标与数据标志以及交织装置或解交织装置所在的 空分编码数据流序号，所需的常量包括偏移常量，交织矩阵行、列大小和交织深度。
9.一种交织或解交织装置，其特征在于，该装置由地址发生装置、地址控制部件、数据 控制部件以及单端口 RAM部件构成，其中输入的数据根据该地址发生装置中生成的写地址 依次轮流写入两片单端口 RAM，并根据该地址发生装置中生成的读地址从两片单端口 RAM 中依次读出数据。
10.根据权利要求9所述的交织或解交织装置，其特征在于，所述地址发生装置包括写地址生成部件，用于生成多模式的交织与解交织过程中需要的写地址； 读地址生成部件，用于生成多模式的交织与解交织过程中需要的读地址；以及 常量生成部件，用于生成写地址部件与读地址部件所需的常量。
11.一种交织或解交织装置，其特征在于，该装置由地址发生装置、数据控制部件和双 端口 RAM部件构成，其中输入的数据根据地址发生装置中生成的写地址依次轮流写入两片 双端口 RAM，并根据地址发生装置中生成的读地址从两片双端口 RAM中依次读出数据。
12.根据权利要求11所述的交织或解交织装置，其特征在于，所述地址发生装置包括 写地址生成部件，用于生成多模式的交织与解交织过程中需要的写地址；读地址生成部件，用于生成多模式的交织与解交织过程中需要的读地址；以及 常量生成部件，用于生成写地址部件与读地址部件所需的常量。
全文摘要
本发明公开了一种多模式的交织与解交织地址生成方法及装置，属于无线通信技术领域。该方法在交织与解交织过程中进行三次数据置换，采用置换合并的方式，具体包括将交织过程的第二次数据置换操作合并到第一次置换的行顺序写地址中；将交织过程的第三次数据置换操作合并到第一次置换的列顺序读地址中；一次数据写、读操作完成交织与解交织过程的三次置换。本发明有效解决了无线通信系统中多模式的交织与解交织开销大、配置不灵活的问题，可用于IEEE 802.11n/a/g，802.16d/e以及HiperLAN/2等标准中的交织器与解交织器设计，具有很好的参考和实用价值。
文档编号H04L1/06GK101882970SQ20091008350
公开日2010年11月10日 申请日期2009年5月6日 优先权日2009年5月6日
发明者吴斌, 周玉梅, 张振东, 朱勇旭 申请人:中国科学院微电子研究所