数字通信装置及解码方法

专利名称：数字通信装置及解码方法
技术领域：
本发明有关于一种数字通信装置，且特别有关于一种可应用于突发(burst) 错误侦测机制的增强型错误擦除(error-erasure)解码方法及数字通信装置。
背景技术：
在现有技术的接收器中，各种类型的噪声、失真及干扰通常是致使信号质 量恶化、从而导致输出错误的因素。纠错编码(Error-Correcting Coding, ECC) 是一种有助于接收器抵制上述因素影响的通用技术，其可以减小错误的机率并 增强输出数据的可靠性。
级联编码(concatenated coding)是一种实施多级编码的纠错编码技术，所 述多级编码可例如内部编码(inner coding)及外部编码(outer coding )。举例来 讲，巻积码(convolutional code )或网格编码调制(Trellis-Coded Modulation, TCM ) 码可作为内部码，其有助于克服分散的随机误差。而里德所罗门(Reed-Solomon, RS)码或BCH ( Bose-Chaudhuri Hocquenghem)码可作为外部码，其有助于克 服突发错误。
图1是用于解码级联码的现有技术中的接收器的方块图。图1所示的接收 器100包含解调器110、内部解码器120、解交织器130及外部解码器140。解 调器110接收射频信号弁RF以产生数据流，所述解调器110可包含如下组件，例 ^口 用于下变步页(frequency down conversion)的合成器(synthesizer )、 用于^元 混叠(anti-aliasing)的滤波器、用于时序或频率恢复的同步装置以及用于补偿 衰落或损害性(impairment)信道效应的均衡器。上述操作的 一部分或全部被执 行后，解调器IIO可产生数据流弁S。
取决于使用何种内部码，内部解码器120可通过巻积解码器或TCM解码器 来实施，其可以对数据流弁S 4丸^"内部解码程序以产生内部解码流弁I。在内部解 码器120之后，解交织器130解交织内部解码流#1以产生解交织流弁D。解交织 器130在分散某些类型的突发噪声以分担错误校正负担中扮演着重要角色。外部解码器140对解交织流弁D执行外部解码程序，以输出接收器输出#OUT,且所述外部解码器140可通过RS解码器或BCH解码器来实施。举例来讲，当RS码被用作外部码时，外部解码器140可通过RS解码器来实施。对于(n, k, 2t) RS码来讲，外部解码器140最多可校正t个错误。换句话说，外部解码器140具有校正t个错误的错误校正能力。然而，在某些通信系统中，尤其是地面广#番(terrestrial broadcasting)系统，复杂的多径信道会导致各种衰落或干扰，因此解调器110的均tf器无法完全补偿衰落或干扰。在这种状况下，突发噪声可导致内部解码器120发生错误并传播至外部解码器140,而解交织器130也无法将其有效分散。因此，为增强错误校正能力，需要提出一种擦除标记(erasure marking)才几制。
若解调器110可侦测突发噪声，且内部解码器120具有将不可靠符号标记为擦除指示符的机制，则外部解码器140可被升级至RS错误擦除解码器。对于(n， k, 2t)RS码来讲，若2x+y^2t,则RS错误擦除解码器可校正x个错误及y个擦除。换句话说，若被告知一些被标记为擦除的错误的位置，外部解码器140有可能可校正实际错误数超过t的码字(codeword )。
擦除标记程序必须基于可靠的突发错误侦测来执行，然而，当前的突发错误侦测机制仍为处于初始阶段的技术。因此，需要提供一种增强型突发错误侦测器。

发明内容
为了增强通信系统的错误校正能力，特提供以下技术方案本发明的实施方式提供一种数字通信装置，用于解码数据流以产生接收器输出，所述数字通信装置包含突发错误侦测器、内部解码器以及外部解码器。突发错误侦测器用于依据错误检查方程式决定与数据流对应的突发噪声位置，并相应地产生突发错误指示符；内部解码器用于解码数据流以产生内部解码流，所述内部解码器包含擦除标记器，擦除标记器用于基于突发错误指示符对内部解码流执行擦除标记程序，以产生对应于内部解码流的擦除指示符；以及外部解码器耦接至内部解码器，用于解码与擦除指示符对应的内部解码流以产生接收器IIT出。
本发明的实施方式另提供一种解码方法，用于解码数据流以产生接收器输出，所述解码方法包含依据错误检查方程式决定与数据流对应的突发噪声位置，并相应地产生突发错误指示符；解码数据流以产生内部解码流；基于突发错误指示符对内部解码流执行擦除标记程序，以产生对应于内部解码流的擦除指示符；以及解码与擦除指示符对应的内部解码流以产生接收器输出。
以上所述的数字通信装置及解码方法能够增强通信系统的错误校正能力。


图l是现有技术中接收器的示意图。
图2a是依本发明实施例的数字通信装置的范例的示意图。
图2b是依本发明实施例的数字通信装置的另 一范例的示意图。
图3a是依本发明实施例的突发错误侦测器的范例的示意图。
图3b是依图3a所示实施例的统计单元的范例的示意图。
图3c是依图3a所示实施例的统计单元的另一范例示意图。
图4a是现有技术中内部编码器的示意图。
图4b是决定单元及响应图4a所示内部编码器的联合逻辑单元的范例的示意图。
图5a是现有技术中另一内部编码器的示意图。
图5b是依图5a所示内部编码器的收缩二进制巻积编码器的范例示意图。图5c是响应图5b所示收缩二进制巻积编码器的:f关合逻辑单元的范例的示意图。
图5d是依图5a所示内部编码器的收缩二进制巻积编码器的另一范例的示意图。
图6是擦除标记程序的范例的示意图。
图7a是外部解码器的范例的示意图。
图7b是外部解码器的另一范例的示意图。
具体实施例方式
在说明书及权利要求书当中使用了某些词汇来指称特定的元件。所属技术领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求书并不以名称的差异作为区分元件的方式，而是以元件在功能上的差异作为区分的准则。在通篇说明书及权利要求项中所提及的「包含J为一开放式的用语，故应解释成「包含但不限定于」。此外，「耦接」一词在此包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表第一装置可直接电气连接于第二装置，或透过其它装置或连接手段间接地电气连接至第二装置。
本发明图2a是依本发明实施例的数字通信装置200a的示意图。在本实施例中，突发错误侦测器300被提供，以基于解调器110输出的数据流弁S来侦测突发错误。内部解码器220采用了擦除标记器225，以基于突发错误侦测器300输出的突发错误指示符弁B来输出擦除指示符弁E。更具体地，当内部解码器220将数据流弁S解码为已恢复位(recovered bit)时，擦除标记器225将数据流弁S于符号级(symbol level)映射至对应的位。在将内部解码流#1转换为解交织流弁D时，解交织器230也解交织擦除指示符弁E，以产生输出至外部解码器240a的解交织擦除指示符弁E，。随后，外部解码器240a基于解交织流弁D及解交织擦除指示符弁E，执行适应性错误校正程序，以输出接收器输出#OUT。
应注意，解交织器230为可选的组件，其取决于产生射频信号弁RF的传送器的结构。图2b是依本发明实施例的另一数字通信装置200b的示意图，所述数字通信装置200b不包含解交织器230。如图2b所示，内部解码器220提供内部解码流粗及擦除指示符弁E至外部解码器240b。随后，外部解码器240b基于解交织流弁D及擦除指示符弁E执行适应性错误校正程序，以输出接收器输出#OUT。各功能区块的具体才喿作详述如下。
图3a是第2a及2b图所示的突发错误侦测器300的示意图。数据流弁S为连续位流，其以特定比特率连续输入突发错误侦测器300。突发错误侦测器300分析数据流弁S以产生突发错误指示符弁B，所述突发错误指示符弁B用来表示对应时段中是否出现突发错误。在突发错误侦测器300中，决定单元310截割(slices)或量化数据流弁S，且从数据流弁S中撷取有用位(usefUl bit)以产生至少一个编码流弁U。所述有用位是针对与数据位一同嵌入数据流弁S中的奇偶校验位(paritybit)或错误检查码(error check code)而言，其才各式取决于下述的不同编码方案。举例来讲，数据流弁S可以是符号流，因此决定单元310可作为限幅器(slicer)或量化器(quantizer),而编码流弁U可作为编码位流输出。可选地，若数据流弁S是并行编码位，则编码流弁U可是串行编码位流。
联合逻辑单元320耦接至决定单元310的输出，用于基于错误检查方程式(error-check equation)对编码流弁U执行联合逻辑操作以产生逻辑值弁L，所述逻辑值弁L用于表示特定时段中特定多个编码流弁U的正确性。在本实施例中，所述错误检查方程式是通过与数字通信装置200a及200b实施的编码方案相关的特定算法得出。所述错误检查方程式可依实施的编码方案而改变，其可通过对应的传送器的已知结构而预先决定或估计。由于数据流弁S是连续输入，因此逻辑值弁L连续地于每一时隙输出，且每一逻辑值礼对应于特定多个编码流存U。
在联合逻辑单元320之后，统计单元330编译一个时段内的多个逻辑值弁L,以产生累积值弁A。所述时段是针对随时间偏移的一组连续时隙而言。所述逻辑值弁L连续地在每一时隙产生。同时，累积值弁A可被较佳地一见为连续时隙中多个逻辑值弁L的汇总。
比较器340耦接至统计单元330，用于比较累积值弁A与阈值射h以侦测是否有突发错误出现。若累积值弁A超过阈值射h,比较器340将突发错误指示符弁B设置(asserts)为一个特定值(例如逻辑"1")以表示突发错误已于近期发生。相反，若累积值弁A未超过阈值弁th,则突发错误指示符弁B被设置为另一特定值(例如逻辑"O，，)。所述阈值射h可以是固定值、 一阶(single-level)值或多阶(multi-level)值。应注意，其它方式也可被采用以提供适合的阈值射h。
图3b是依图3a所示实施例的统计单元330b的示意图。依据巻积码的标准，数据流弁S中的编码流弁U是通过编码周期(时段)来分段，且在统计单元330b中，延迟线(delay line) 334被指定以代表所述编码周期(时段)，所述延迟线334包含多行(column),每一行对应于所述时段中一个时隙，且每一行存储一个逻辑值弁L。加法器332从联合逻辑单元320处连续接收逻辑值弁L,以累积延迟线334的每一行。之后，选择器336侦测编码流弁U的段边界(收缩边界-puncture boundary),并输出对应于所述段边界(收缩边界)的累积的行的值以作为累积值弁A。侦测所述段边界的机制可由不同的现有技术得知，其详细描述不另赘述。
在统计单元330中，延迟线334中每一行的累积可重复一个或多个时段(编码流弁S的编码周期)，选择器336可选择延迟线334中具有最小初始累积结果的一行作为所述边界。随后，选择器336基于所述边界，输出所述累积结果以作为累积值存A。
图3c是依图3a所示实施例的统计单元330c的示意图。类似地，凄t据流弁S中的编码流弁U是通过编码周期(时段)来分段，且在统计单元330b中，存储组件344 (例如緩冲器)存储累积值弁A的初始累积结果。加法器332从联合逻辑单元320处接收逻辑值弁L并从存储组件344接收初始累积结果，以连续地将每一输入的逻辑值弁L与所述的初始累积结果相加，并相应地将所述相加结果存
储于存储组件344中以作为所述的初始累积结果。计数器346计数一个时段(编码流弁S的编码周期)，从而使能存储组件344中所述的初始累积结果的输出，以作为累积值弁A。随后，计数器346重置存储于存储组件344中的初始累积结果。图4a是现有技术中内部编码器400的示意图。内部编码器400是符合八电平残留边带(8-level Vestigial Sideband, 8-VSB )标准的传送器的TCM区块，所述内部编码器400包含预编码器(pre-coder) 410、网才各编码器(trellis encoder)420及符号映射器(symbol mapper) 436。预编码器410接收两个信息位流Xt与X2并分别产生两个位流Yi与Y2。预编码器410具有异或(XOR)门402及延迟周期为12符号的延迟组件404,其接收位流X2以产生位流Y2。网格编码器420接收两个位流Y,与Y2并产生三个输出位流Uo、 及U2。所述网格编码器420包含异或门424及延迟周期为12符号的延迟组件422与426,其接收位流1并产生输出位流Uo及U!。符号映射器436接收三个输出位流U0、 及U2,并利用8-VSB标准定义的预定符号映射规则产生数据流弁S。
在网格编码器420中，输出位流Uo及Ui是通过位流Yt并利用异或门424及两个延迟组件422与426来决定。依网格编码器420的结构，包含输出位流U()及Q且与位流Yi不相关的三个方程式可被决定，其表述如下
U0[n]=Q0[n-l]; (1)
Qo[n],[n] @ Qi[n-l]; (2)
Q![n-l卜Uo[n-l], (3)
其中，n代表索引且每一增量都对应于一个12符号延迟周期，Qo及Qi分别代表延迟组件422与426的输出。
因此，等式U0[n+l]二Ul[n]十UO[n-l]可基于方程式(l)、 (2)和(3)而推导得出。相应地，误差4企查方程式可决定如下
P[n] =U0[n+1 ] @ " [n] @ U0[n-1 ] (4)
利用符合8-VSB标准的传送器固有的错误检查方程式(4)，可设计一种计算错误量度(error metric)的装置。P[n]具有逻辑值"0"时表示对应的编码流弁U正确。相反，P[n]具有逻辑值"1"时则表示对应的编码流弁U不正确。
图4b是决定单元310a及响应图4a所示内部编码器400的联合逻辑单元320a的示意图。在联合逻辑单元320a中，延迟组件405与异或门407构成图3a所示的4关合逻辑单元320。决定单元310a及4关合逻辑单元320a于图3a的实施例中被采用，以构成突发错误侦测器300 。
举例来讲，通常源自解调器110的均衡器的数据流弁S被输入至决定单元 310a。利用与图4a中内部编码器400的符号映射器436的符号映射规则对称的 符号映射规则，决定单元310a产生三个编码流U。'、 Ur及U2'。若编码流Uo'、 IV及IV是正确的，则可假定数据流弁S中的对应符号也是正确的。因此，联合 逻辑单元320a的延迟组件405可一皮用以筒化方程式(4)，其中编码流IV被延迟 12符号，编码流IV被延迟24符号。随后，异或门407接收延迟的编码流Uo， 及U,，以执行错误检查操作，而异或门407输出的逻辑值弁L则代表错误检查结 果。显然，在本实施例中，逻辑值"0"代表设置为正确的，而逻辑值"1"则 代表设置为不正确的。
图5a是现有技术中内部编码器500的示意图。内部编码器500是符合ITU-T Recommendation J.83 Annex B (以下称为J83B )标准的传送器的TCM区块，其 是利用64正交振幅调制(Quadrature Amplitude Modulation, QAM)机制。在图 5a中，内部编码器500连续接收7位的数据流弁Din。解析器(parser) 540识别 一组的四个7位符号(即28位)，并指定同相(in-phase)的'T，组分及正交 (quadrature)的"Q，，组分。如图5a所示，对于I组分，解析器540输出上部 (upper)的两个未编码位流502 (I2,15,18, Iu, 113 )、 504 (Il514， 17,110， 112)以及下 部(lower)的编码位流512a (10,13,16,19 )。而对于Q组分，解析器540输出上 部的两个未编码位流506 (Q2,Q5,Q8,Qii,Qi3)、 508 (Q!, Q4, Q7， Qi。， Q12)以及 下部的编码位流512b (Q。，Q3,Q6, Q9)。未编码位流502、 504、 506及508 一皮发 送至QAM映射器530,而编码位流512a及512b则纟皮发送至差分预编码器510。 差分预编码器510对I与Q的位对QQ与IQ、 Q3与I3、 Q6与16及Q9与19执行旋 转不变网4各编码(rotationally invariant trellis coding )。差分预编码器510随后将 差分编码的下部流弁X与弁Y( 4位)分别传送至收缩二进制巻积编码器(punctured binary convolutional encoder) 520a与520b 。
在本实施例中，4/5速率(4/5-rate)的收缩二进制巻积编码器520a与520b 是基于具有收缩码(punctured code )的1/2速率的二进制巻积编码器。通常来讲， 在数字通信系统中，错误校正码被用来增加冗余(redundancy)以提高抗噪声能 力。在l/2速率下，收缩二进制巻积编码器520a与520b接收4位(弁X与弁Y) 并产生8个编码位。此外，若所有编码位都^皮作为负荷(payload)传送，则负 荷可因过度的冗余而极大地减少，收缩二进制巻积编码器520a与520b应用的收缩功能可用于补偿负荷的减少。换句话说， 一些编码位的传送先前是由传送
器同意的，且接收器被旁路(bypassed)。收缩二进制巻积编码器520a与520b 符合J83B标准，其为每8个编码位传送5个位，从而导致总的收缩码率为4/5。 即，依据4个输入位产生5个位。
最后，QAM映射器530接收未编码位流502、 504、 506及来自收缩二进制 巻积编码器520a与520b的编码流弁U (1^， U2, U3, U4, U5)与弁V ( V!, V2, V3, V4, V5)，并产生64QAMlt据流弁S。
图5b是依图5a所示内部编码器500的收缩二进制巻积编码器520a的示意 图。由于收缩二进制巻积编码器520b与520a的结构类似，故收缩二进制巻积 编码器520b将不再详细描述。应注意，下述讨论中推导出的错误检查方程式也 可适用于收缩二进制巻积编码器520b。收缩二进制巻积编码器520a包含四个延 迟组件555、两个异或门524与526以及转向器(commutator) 528。四个延迟 组件555存储四个先前输入位X[O]、 X[-l]、 X[-2]及X[-3],从而收缩二进制巻 积编码器520a中具有16个状态。如图5b所示，码OUTu及OUTl可表示如下
OUTu = X[l] X[画1 ]④X[-3]; (5)
OUTL = X[l] @ X[O] @ X[-l] @ X[-2] X[-3] (6)
方程式(5)和(6)是通过产生码(generating code) Gi与G2来决定，其中 Gl=
, G2=
。应注意，不同的巻积编码器具有不同的产生码。转 向器528的收缩功能是利用收缩矩阵(puncturematrix) [Pl;P2h
来实 现，其中"0"表示该位不传送，"1"表示该位依序传送。
对于每一网格组(trellis group )而言，收缩二进制巻积编码器520a可从表 示为X[l]、 X[2]、 X[3]及X[4]的4个输入位中产生8个编码位。依据收缩矩阵， 转向器528从8个编码位中选择5个位以作为编码流弁U。此处， 一组编码流(例 如U[5]、 U[4]、 U[3]、 U[2]、 U[l])可被表示为对应的一组输入位(例如X[4]、 X[3]、 X[2]、 X[l])与先前输入位(X[O]、 X[隱l]、 X[12]、 X[陽3])的方程式。一 般来讲，对于第n组，5个输出位可表示如下
U[n+1] = X[n+1]十X[n] X[n-l] @ X[n-2] @ X[n-3] U[n+2] = X[n+2]④X[n+1]④X[n] X[n-l]④X[n-2] U[n+3] = X[n+3〗④X[n+2] X[n+1〗④X[n]④X[n-l] U[n+4] = X[n+4]十X[n+2]④X[n] U[n+5] = X[n+4]十X[n+3]十X[n+2]十X[n+1]十X[n]其中，n代表索引。除第n组外，先前两组(第(n-2)及(n-l)组)及后 续两组(第(n+l )及(n+2)组)也列示如下，以作参考 第(n-2)组
U[n-9] = X[n-7] X[n-8] @ X[n-9] @ X[n-lO] @ X[n-ll] U[n-8] = X[n-6] @ X[n-7] @ X[n-8] X[n-9] X[n-lO〗 U[n隱7] = X[n-5] @ X[n-6] X[n-7]④X[n-8] @ X[n-9] U[n-6] = X[n-4] X[n-6] @ X[n-8] U[n-5] = X[n-4]十X[n-5]十X[n-6]十X[n-7]十X[n-8] 第(n-l)组
U[n-4]=X[n-3] @ X[n--4] @ X[n-5;i @ X[n-■6]@X[n-.7]
U[n-3]=X[n-2]十X[n--3] @ X[n-4] @ X[n.-5]X[n--6〗
U[n-2]=X[n隱l]十X[n--2] e X[n-3] X[n.-4] X[n--5]
U[n画l] = X[n] X[n-2] @ X[n陽4] U[n] = X[n]④X[n-l]④X[n-2]④X[n-3]④X[n-4] 第(n+l)组
U[n+6] = X[n+5]十X[n+4]十X[n+3] X[n+2]十X[n+1] U[n+7] = X[n+6]十X[n+5]十X[n+4] @ X[n+3]十X[n+2] U[n+8] = X[n+7] @ X[n+6]十X[n+5] @ X[n+4]十X[n+3] U[n+9] = X[n+8]十X[n+6]十X[n+4] U[n+10] = X[n+8] @ X[n+7] X[n+6]④X[n+5]④X[n+4] 第(n+2)组
U[n+11] = X[n+9] @ X[n+8] X[n+7]④X[n+6]④X[n+5] U[n+12] = X[n+10] @ X[n+9] @ X[n+8]④X[n+7] @ X[n+6] U[n+13] = X[n+11] X[n+10]④X[n+9] @ X[n+8]④X[n+7] U[n+14〗=X[n+12]④X[n+10]④X[n+8] U[n+15] = X[n+12] X[n十ll] O X[n十lO]十X[n+9] @ X[n+8] 依据上述连续5组的输出位，可推导出与输入位X不相关的下述等式 U[n-6]@U[n-5]@U[n-4]@U[n-3]@U[n-2]@U[n-l] U[n+l]@U[n+4]@U[n+5]@ U[n+8],[n+9]@U[n+ll]@U[n+12] U[n+13]@U[n+14]@U[n+15]三0 其也可以;故进一步推导为多项式形式，表示为
P(X^X承(l+X+x2+x3+x4+x6+x7+xi。+X"+X"+^6+X"+X)S+X)9+x2。+X21) (7)利用符合J83B标准的传送器固有的错误检查方程式(7),可设计出图3a所 示的联合逻辑单元320。
另一方面，在J83B电缆系统(cable system)的接收器中，由于不存在训练 序列(training sequence ),从传入(incoming)位流中确定收缩边界或收缩位置 (puctured position)是必要的。如上所述， 一组5个输出码位是通过4个输入 位产生，其表明接收器中TCM解码器的传入位流具有5个可能的收缩位置。因 此，错误检查方程式(7)仅可应用于5个可能的收缩位置中的正确收缩位置(收 缩边界)。
图5c是响应图5b所示收缩二进制巻积编码器520a的联合逻辑单元320b 的示意图，其符合J83B标准并利用错误检查方程式(7)来检验数据流弁S的正确 性。在数字通信装置200中，射频信号弁RF被接收，并被解调器110连续地解 调为数据流弁S,本实施例是利用64-QAM解调机制。联合逻辑单元320b包含延 迟线560及异或门562，其中延迟线560包含串联的多个延迟组件D,且异或门 562具有多个输入，所述多个输入分别耦接至延迟线电路延迟线560的多个延迟 组件D的一部分的输出。图3a所示的决定单元310接收数据流弁S的同相及正 交组分以再次擷取图5a所述的编码流#11与弁V。在本实施例中，仅描述编码流 弁U。
编码流弁U被传送至联合逻辑单元320b。在联合逻辑单元320b中，延迟线 560利用多个延迟组件D存储编码流弁U的有限序列。在本实施例中，延迟线560 具有21个延迟组件D以存储编码流弁U中从U[n-6]至U[n+14]的序列。依据错误 检查方程式(7),第1 (右侧)、2、 3、 4、 5、 6、 8、 11、 12、 15、 16、 18、 19、 20、 21 (左侧)个延迟单元D的输出及当前位连接至异或门562的输入。异或 门562连续地对上述输入执行异或操作以输出多个连续的逻辑值弁L。其中每一 逻辑值弁L代表错误检查方程式(7)的一个结果。
可选地，突发错误侦测器300可广泛地在所有突发错误侦测的应用中使用。 举例来讲，图5d所示为收缩二进制巻积编码器520d,其是通过数字视频广播 (Digital Video Broadcasting, DVB )标准ETSI EN 300 744 Vl.4.1 (2001陽01)定义 并具有包含1/2、 2/3及3/4的不同收缩码率(punctured code rate )。收缩二进制 巻积编码器520d包含6个延迟组件555、两个异或门524与526以及转向器528。 6个延迟组件555存储6个先前输入位X[O]、 X[-l]、 X[-2]、 X[-3]、 X[-4]及X[-5]。 如图5d所示，输入转向器528的码OUTu及OUTY可表示如下OUTu = X[l]④X[O]十X[-l] @ X[陽2] @ X[-5]; (8) OUTL = X[l]④X[-l]十X[-2] @ X[-4]十X[-5] (9) 欧洲DVB标准建议的三个收缩码率包含1/2、 2/3及3/4。依据方程式(8)、 (9)及特定收缩码率，可推导出至少 一个仅包含输出位及其奇偶校验多项式的等 式。为简便起见，相关推导在此不另赘述。
当收缩码率设定为1/2时，收缩序列[l-up l-down]可表示为 U[1]=X[1] + X[O] + X[-l] + X[-2] + X[画5] U[2]=X[1] + X[-l] + X[-2] + X[隱4] + X[-5] U[3]=X[2] + X[l] + X[O] + X[-l] + X[-4〗
类似地，U[4] U[16]也可以从收缩序列获取。因此，基于U[1] U[16]可得 出如下等式
U[l] U[2] U[4]十U[5] U[7]十U[8] U[11] U[13] U[15] U[16]=0
错误检查方程式也可以由此得出，其可表示为
P(x)=l+x+x3+x5+ x8+ x9+ xu+ x12+ x14+ x15 (10)
当收缩码率设定为2/3时，收缩序列[1 -up 1 -down 2-down]可表示为
U[1]=X[1] + X[O] + X[-l] + X[-2] + X[-5]
U[2]=X[1] + X[-l] + X[-2] + X[隱4] + X[-5]
U[3]=X[2] + X[O] + X[隱l] + X[-3] + X[-4]
U[4]=X[3] + X[2] + X[l] + X[O] + X[隱3]
类似地，U[5]-U[20]也可以从收缩序列获取。因此，基于收缩码率设定为 2/3的U[l] ~U[16],可得出如下错误检查方程式
U[l] U[2] U[3] U[4] @ U[8] @ U[IO] U[12] U[13] U[15] @ U[18] @ U[19] U[20]=0
其多项式形式表示为
P(x)=l+x+x2+x5+ x7+ x8+ x10+ x12+ x16+ x17+ x18+ x19 (11) 更进一步，当收缩码率设定为3/4时，收缩序歹'J[l-up l-do職2-down 3-up] 可表示为
U[1]=X[1] + X[O] + X[-l] + X[-2] + X[-5] U[2]=X[1] + X[-l] + X[-2] + X[-4] + X[-5] U[3]=X[2] + X[O] + X[-l] + X[-3] + X[-4] U[4]=X[3] + X[2] + X[l] + X[O] + X[-3]U[5]=X[4] + X[3] + X[2] + X[l] + X[陽2]
类似地，U[6] U[34]也可以从收缩序列获取。因此，基于收缩码率设定为 2/3的U[l] ~ U[16],所述等式可表示如下
U[l] U[2] U[3] U[4] U[7] U[IO] U[14] U[15] U[16] @ U[24] U[28] U[29] U[31] U[32] U[33] U[34]=0
其多项式形式为
P(X"l+X+x2+x3+x5+x6+,+X"+^9+x2。+x24+x27+x3。+X"+x32+X33 (12)
显然，图5c所建议的结构可^^f'务饰，以实施例如(IO)、 (11)及(12)的不同的
错误检查方程式。
图6是通过第2a及2b图的擦除标记器225实施的擦除标记程序的范例的 示意图。图6的上部是突发错误指示符弁B的状态。在周期d中，突发错误指示 符弁B为高(high),表明有突发错误出现。在周期C2中，突发错误指示符存B为 低(low),表明没有突发错误出现。
举例来讲，第2a及2b图的内部解码器220可采用维特比算法(Viterbi Algorithm )以解码数据流弁S，图6中部是从通过内部解码器220执行的回溯(trace back)程序中找出的残余^各径(survivorpath),用来解码其中的内部解码流弁I。 所述擦除标记程序是在维特比解码程序运行期间执行。由于周期Q中出现突发 错误，其需要更高的标准来决定擦除。带有阴影的节点(shadowed node)代表 标记的状态。相反地，由于周期C2中未出现突发错误，其可使用更低的标准来 决定擦除。图6的下部是擦除指示符弁E的信号状态，其是依据网格图(Trellis diagram)中残余路径上的标记而决定。若残余路径上一个状态被标记，则擦除 标记器225发出逻辑"1"的擦除指示符弁E。相反地，若残余路径上一个状态未 被标记，则擦除标记器225发出逻辑"0"的擦除指示符弁E。
图6所示的实施例可使能图2a的外部解码器240a,以根据不可靠位置解码 解交织流弁D,其中，所述不可靠位置已被解交织擦除指示符弁E，确定为与解交织 流弁D对应的擦除位置，且解交织擦除指示符弁E，是图2a的解交织器230通过解 交织擦除指示符弁E而产生。类似地，图6所示的实施例可用于图2b的外部解码 器240b,以根据已被擦除指示符弁E确定为与内部解码流#1对应的擦除位置的不 可靠位置解码内部解码流#1。
图7a是依本发明实施例的外部解码器240a的示意图，所述外部解码器240a 用于校正解交织流弁D以产生接收器输出弁OUT。解交织流弁D为(n,k, 2t)RS编决定的突 发错误位置，且执行解码期间由解交织器130产生的解交织擦除指示符弁E，表示 解交织流弁D中的不可靠位置。在外部解码器240a中，第一错误校正单元710解码解交织流弁D以产生第一 初始输出#01。由于第一错误校正单元710的运行与解交织擦除指示符弁E，无关， 因此，可能由擦除标记器225执行的不正确的擦除标记程序不会影响第一错误 校正单元710的性能。第一错误校正单元710最多可校正每一码字中t个错误。 另一方面，第二错误校正单元720依据解交织擦除指示符弁E，解码解交织流弁D 以产生第二初始输出#02。更具体地，通过将解交织擦除指示符弁E，确定的不可 靠位置作为擦除位置，第二错误校正单元720解码解交织流弁D。若2x+y^2t, 则一个码字内的x个错误及y个擦除可被成功校正。即，通过解交织擦除指示 符弁E，提供的额外信息，第二错误校正单元720最多可校正2t个擦除。换句话说， 若一个码字内所有错误位置皆被擦除标记器225准确地决定为擦除位置，且没 有不正确的擦除位置被标记，第二错误校正单元720最多可校正2t个错误，其 相当于第一错误校正单元710校正能力的两倍。在本实施例中，第一错误4交正单元710与第二错误校正单元720可并行运 行。对于解交织流弁D中每一码字而言，第一错误校正单元710与第二错误校正 单元720都可尝试解码所述码字以分别产生第一初始输出#01及第二初始输出 #02。上述方案可在解交织流弁D中一个码字的错误数量不超过t时确保外部解 码器240a的校正能力，并在解交织流弁D中一个码字的错误数量超过t时增强外 部解码器240a的校正能力。此外，当解码解交织流弁D的码字时，第一错误校正单元710进一步产生第 一标志弁fl，以表示是否解交织流弁D中每一码字都已被第一错误校正单元710 成功校正。类似地，当依据解交织擦除指示符弁E，解码解交织流弁D的码字时，第 二错误校正单元720也产生第二标志#￡2,以表示是否解交织流弁D中每一码字都 已被第二错误校正单元720成功校正。依据第一标志弁fl及第二标志弁f2，多工器 730选择第一初始输出弁Ol及第二初始输出弁02其中之一以作为接收器输出 #OUT。由于第一错误校正单元710为相对可靠的解码器，且其性能不会受到可能由擦除标记器225执行的不正确的擦除标记程序的影响，因此，只要第一标志 #fl表示解交织流弁D已被第一错误校正单元710成功校正以产生第一初始输出 #01,则多工器730可选择第一初始输出#01以作为接收器输出弁OUT。在本实施例中，解交织器230不仅限于是必要组件。 一般来讲，解交织器 230被置于第一错误校正单元710与第二错误校正单元720的输入端之前，以在 解交织流弁D输入第一错误校正单元710与第二错误校正单元720之前解交织来 自内部解码器220的内部解码流#1,并解交织擦除指示符弁E，从而产生解交织 擦除指示符弁E，并将其提供至第二错误;欧正单元720。可选地，如图2b所示，外 部解码器240b直接连接至内部解码器220,以处理内部解码流#1而并非解交织 流弁D。图7b是类似于图7a所示实施例的外部解码器240b的示意图。外部解码器 240b是在图2b所示的实施例中采用，其基于擦除指示符弁E及内部解码流弁I而 运行，解交织器230在图2b中被省略。第一错误校正单元710解码内部解码流 #1以产生第一初始输出#01,且第二错误校正单元720依据擦除指示符弁E解码 内部解码流#1以产生第二初始输出#02。更具体地，通过将^^除指示符弁E确定 的不可靠位置作为擦除位置，第二错误校正单元720解码解交织流弁D。当解码 内部解码流#1的码字时，第一错误校正单元710进一步产生第一标志弁fl，以表 示是否内部解码流弁I中每一码字都已被第一错误校正单元710成功校正。类似 地，当依据擦除指示符弁E解码内部解码流粗的码字时，第二错误校正单元720 也产生第二标志弁f2，以表示是否内部解码流#1中每一码字都已被第二错误校正 单元720成功校正。依据第一标志弁fl及第二标志弁f2,多工器730选择第一初始 输出#01及第二初始输出弁02其中之一以作为接收器输出弁OUT。基于以上所述 外部解码器240a的相关描述，本领域的技术人员应可知晓外部解码器240b如 何执行所述操作及功能。因此，其操作及功能的详细描述于此不另赘述。以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化 与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种数字通信装置，用于解码数据流以产生接收器输出，该数字通信装置包含突发错误侦测器，用于依据错误检查方程式决定与该数据流对应的突发噪声位置，并相应地产生突发错误指示符；内部解码器，用于解码该数据流以产生内部解码流，该内部解码器包含擦除标记器，该擦除标记器用于基于该突发错误指示符对该内部解码流执行擦除标记程序，以产生对应于该内部解码流的擦除指示符；以及外部解码器，耦接至该内部解码器，用于解码与该擦除指示符对应的该内部解码流以产生该接收器输出。
2. 如权利要求1所述的数字通信装置，其特征在于该擦除标记器依据该 突发错误指示符来采用多个决定标准其中之一以执行该擦除标记程序，以产生 该4察除指示符。
3. 如权利要求1所述的数字通信装置，其特征在于当该突发错误侦测器将该突发错误指示符设置为第 一值时，该擦除标记器 采用第一决定标准以对该内部解码流执行该纟寮除标记程序；以及当该突发错误侦测器将该突发错误指示符设置为第二值时，该擦除标记器 采用第二决定标准以对该内部解码流执行该4察除标记程序。
4. 如权利要求1所述的数字通信装置，更包含解交织器，耦接于该内部解 码器及该外部解码器，该解交织器解交织该内部解码流及该擦除指示符，以分 别产生解交织流以及对应于该解交织流的解交织擦除指示符，其中该外部解码 器解码对应于该解交织^"除指示符的该解交织流，以产生该接收器输出。
5. 如权利要求1所述的数字通信装置，其特征在于该外部解码器包含 第一错误校正单元，用于校正该内部解码流以产生第一初始输出；第二错误校正单元，用于校正对应于该擦除指示符的该内部解码流以产生 第二初始输出；以及多工器，耦接至该第一错误校正单元及该第二错误校正单元，用于选择该 第 一初始输出与该第二初始输出其中之一以作为该接收器输出。
6. 如权利要求5所述的数字通信装置，其特征在于通过将该擦除指示符标示的不可靠位置设置为对应于该内部解码流的擦除位置，该第二错误校正单元解码该内部解码流。
7. 如权利要求6所述的数字通信装置，其特征在于该第一错误校正单元更产生第一标志，该第一标志用于表示该内部解码流是否纟皮该第 一错误校正单元成功校正；该第二错误校正单元更产生第二标志，该第二标志用于表示该内部解码流是否^皮该第二错误校正单元成功校正；以及该多工器依据该第 一标志及该第二标志来选择该第 一初始输出与该第二初始输出其中之一，以作为该接收器输出。
8. 如权利要求1所述的数字通信装置，其特征在于该数据流符合八电平残留边带标准，该数据流包含并行编码位U。、 U:及U2，其中Uo代表Ui的奇偶才交-验，表示为U。[n+i;hUi[n]ffiU。[n-l]，其中n代表时隙，运算符 代表异或操作；以及该错误检查方程式表示为P[nhUo[n+l]eUJn]④Uo[n-l],其中P[n]代表逻辑值，当该逻辑值为0时，表示该数据流的编码流是正确的，当该逻辑值为1时，表示该数据流的该编码流是错误的。
9. 如权利要求1所述的数字通信装置，其特征在于该数据流符合ITU-TRecommendation J.83 Annex B标准，该4昔误才全查方禾呈式为奇偶4交-睑多项式P[x]，其表示为P(X)= ^(1+乂+ +^+^+/+^+^。+ X"+ X"+ X16+ X1 + X'8+ X19+ X X21)。
10. 如权利要求1所述的数字通信装置，其特征在于该数据流符合数字视频广#~标准，该错误;险查方程式为奇偶校验多项式P[x],当该数据流的码率为1/2时,其表示为P(x)=l+x+x3+x5+ x8+ x9+ x"+ x12+ x14+ x15,当该数据流的码率为2/3时，其表示为P(X)=1+X+X2+X5+ X7+ X8+ X10+ X'2+ X'7+ X18+ X19,当该数据流的码率为3/4时，其表示为P(x)=l+X+X2+x3+ x5+ x6+ x10+ x18+ x19+ x20+ x24+ x27+ x30+ x31+ x32+ x33。
11. 如权利要求1所述的数字通信装置，其特征在于该突发错误侦测器包含决定单元，接收该数据流以产生至少 一个编码流；联合逻辑单元，耦接至该决定单元，用于基于该错误检查方程式对该编码流执行联合逻辑操作，以产生用于表示该编码流的正确性的逻辑值；统计单元，耦接至该联合逻辑单元，用于编译一个时段内的多个连续逻辑值，以产生累积值；以及比较器，耦接至该统计单元，用于比较该累积值与阈值，以产生用于表示对应于该时段的突发错误是否出现的该突发错误指示符。
12. 如权利要求11所述的数字通信装置，其特征在于该联合逻辑单元包含延迟线，具有串联的多个延迟组件，用于存储该数据流的有限序列；以及异或门，具有多个输入，可选地接收该多个延迟组件的输出以实施该错误检查方程式，其中被选定的该多个延迟组件的输出执行异或操作以产生该逻辑值。
13. 如权利要求11所述的数字通信装置，其特征在于该统计单元包含延迟线，包含多行，用于存储该累积值的多个初始累积结果，其中每一行对应于该时l殳中 一个时隙；加法器，递归并连续地累积每一行依次输入的逻辑值；以及选择器，用于侦测该数据流的边界，并基于该边界输出该多个初始累积结果其中之一，以作为该累积值。
14. 如权利要求13所述的数字通信装置，其特征在于当每一行的该累积操作重复至少一个时段时，该选择器选择该多行中具有最小初始累积结果的一行作为该边界，并依据该边界输出该初始累积结果以作为该累积值。
15. 如权利要求11所述的数字通信装置，其特征在于该统计单元包含加法器，用于将来自该联合逻辑单元的每一连续输入逻辑值与初始累积结果相加，以作为该初始累积结果；存储组件，用于存储来自该加法器的该累积结果；以及计数器，用于使能该存储组件中该初始累积结果的输出，以将该初始累积结果作为每一 时段的该累积值。
16. 如权利要求11所述的数字通信装置，更包含解调器，用于接收射频信号并解调该射频信号，以产生该凄t据流。
17. —种解码方法，用于解码数据流以产生接收器输出，该解码方法包含依据错误检查方程式决定与该数据流对应的突发噪声位置，并相应地产生突发错误指示符；解码该凄史据流以产生内部解码流；基于该突发错误指示符对该内部解码流执行擦除标记程序，以产生对应于该内部解码流的擦除指示符；以及解码与该擦除指示符对应的该内部解码流以产生该接收器输出。
18. 如权利要求17所述的解码方法，其特征在于该擦除标记程序包含依据该突发错误指示符来采用多个决定标准其中之一以执行该擦除标记程序，以产生该擦除指示符。
19. 如权利要求17所述的解码方法，更包含当该突发错误指示符被设置为第 一值时，采用第 一决定标准以对该内部解码流执行该纟察除标记程序；以及当该突发错误指示符被设置为第二值时，采用第二决定标准以对该内部解码流执行该纟察除标记程序。
20. 如权利要求17所述的解码方法，更包含解交织该内部解码流及该擦除指示符，以分别产生解交织流以及对应于该解交织流的解交织擦除指示符；以及解码对应于该解交织擦除指示符的该解交织流，以产生该接收器输出。
21. 如权利要求17所述的解码方法，其特征在于解码该解交织流的步骤包含对该内部解码流执行第 一错误校正，以产生第 一初始输出；对该内部解码流执行第二错误校正，以产生第二初始输出；以及选择该第一初始输出与该第二初始输出其中之一以作为该接收器输出。
22. 如权利要求21所述的解码方法，其特征在于该第二错误校正包含通过将该擦除指示符标示的不可靠位置设置为对应于该内部解码流的擦除位置，解码该内部解码流。
23. 如权利要求17所述的解码方法，其特征在于该数据流符合八电平残留边带标准，该数据流包含并行编码位Uo、 U,及U2，其中U。代表Ui的奇偶校验，表示为<formula>formula see original document page 5</formula>其中n代表时隙，运算符④代表异或操作；以及该错误检查方程式表示为P[n]=U0[n+l] UJn] U0[n-l],其中P[n]代表逻辑值，当该逻辑值为0时，表示该数据流的编码流是正确的，当该逻辑值为1时，表示该数据流的该编码流是错误的。
24. 如权利要求17所述的解码方法，其特征在于该数据流符合ITU-TRecommendation J.83 Annex B标准，该错误检查方程式为奇偶校验多项式P[x],其表示为P(x)= X*(l+X+X2+X3+X4+X6+x7+X10+ Xu+ x14+ x16+ x17+ x18+ x19+ x2。+ x21)。
25. 如权利要求17所述的解码方法，其特征在于该数据流符合数字视频广播标准，该错误检查方程式为奇偶校验多项式P[x],当该数据流的码率为1/2时，其表示为P(x)=l+x+x3+x5+ x8+ x9+ x"+ x12+ x14+ x15,当该数据流的码率为2/3时，其表示为P(x)=l+x+x2+x5+ x7+ x8+ x10+ x12+ x16+ x17+ x18+ x19，当该数据流的码率为3/4时，其表示为P(x)=l+X+X2+x3+ x5+ x6+ x10+ x18+ x19+ x20+ x24+ x27+ x30+ x31+ x32+ x33。
26. 如权利要求17所述的解码方法，其特征在于决定该突发噪声位置的步骤包含才妄收该lt据流以产生至少 一个编码流；基于该错误检查方程式对该编码流执行联合逻辑操作，以产生用于表示该编码流的正确性的逻辑值；编译一个时段内的多个连续逻辑值，以产生累积值；以及比较该累积值与阈值，以产生用于表示对应于该时段的突发错误是否出现的该突发错误指示符。
27. 如权利要求17所述的解码方法，更包含接收射频信号并解调该射频信号，以产生该数据流。
全文摘要
一种数字通信装置及解码方法。所述数字通信装置包含突发错误侦测器、内部解码器以及外部解码器。突发错误侦测器依据错误检查方程式决定与数据流对应的突发噪声位置，并相应地产生突发错误指示符；内部解码器解码所述数据流以产生内部解码流，所述内部解码器包含擦除标记器，用于基于突发错误指示符对内部解码流执行擦除标记程序，以产生对应于内部解码流的擦除指示符；以及外部解码器解码与擦除指示符对应的内部解码流以产生接收器输出。以上所述数字通信装置及解码方法可增强通信系统的错误校正能力。
文档编号H04L1/00GK101674155SQ20091017007
公开日2010年3月17日 申请日期2009年9月2日 优先权日2008年9月8日
发明者刘明伦, 邱荣梁 申请人:联发科技股份有限公司