双目视频同步采集设备的制作方法

专利名称：双目视频同步采集设备的制作方法
技术领域：
本发明属于计算机立体视觉技术领域，具体涉及一种双目视频同步采集设备。
背景技术：
双目视频采集是实现双目立体视觉系统的前提条件和关键技术。双目视频采集 的主要难点是(l)双目视频解码芯片的时钟同步；(2)双目视频数据的无缝缓冲存储；(3) 双目视频数据在像素级的同步存储。 现有多路视频采集模块通常为分时采集方式，不能真正实现两路视频的同步采 集；在存储传输方式上，通常在完成视频信号的模拟/数字采样后，直接将视频数据传输到 上位机，即使存在数据缓冲存储，其电路也较为简单，无法实现双目视频数据的像素级同步 存储和传输，以及双目视频数据的无缝缓冲与处理，难以执行后续的双目立体匹配处理，严 重影响立体视觉系统的性能和实时性。

发明内容
本发明就是为了克服现有技术的不足，提供了一种可实现像素级同步采集的双目 视频采集设备。 本发明解决上述技术问题所采取的技术方案为 双目视频同步采集设备包括时钟同步电路、第一视频解码电路、第二视频解码电 路、可编程逻辑器件、第一存储缓冲电路和第二存储缓冲电路。 第一视频解码电路与可编程逻辑器件第一输入端信号连接，第二视频解码电路与 可编程逻辑器件第二输入端信号连接；时钟同步电路分别与第一视频解码电路、第二视频 解码电路信号连接，为两路视频解码电路提供时钟信号；可编程逻辑器件第一输出端与第 一存储缓冲电路信号连接，可编程逻辑器件第二输出端与第二存储缓冲电路信号连接。
所述的时钟同步电路包括晶振U15、零延时缓冲器U14、第一旁路电容C85、第一滤 波电容C87。晶振U15的4脚、零延时缓冲器U14的6脚、第一旁路电容C85的一端与3. 3V 数字电源连接，第一旁路电容C85的另一端接数字地；晶振U15的3脚与零延时缓冲器U14 的1脚连接；第一滤波电容C87的一端接3. 3V数字电源，另一端接数字地；零延时缓冲器 U14的5脚与第一视频解码芯片U13的7脚连接，零延时缓冲器U14的7脚与第二视频解码 芯片U16的7脚连接。 所述的第一视频解码电路包括第一视频解码芯片U13、第一终端电阻R26、第一匹 配电阻R28、第二匹配电阻R29、第三匹配电阻R30、第四匹配电阻R31、第五匹配电阻R32、 第六匹配电阻R33、第一耦合电容C82、第二耦合电容C83、第三耦合电容C84、第四耦合电容 C86、第五耦合电容C88、第六耦合电容C89、第七耦合电容C90、第八耦合电容C95、第二旁路 电容C92、第三旁路电容C93、第四旁路电容C94、第五旁路电容C97、第六旁路电容C98、第 七旁路电容C99、第八旁路电容C100、第九旁路电容C101、第十旁路电容C102、第十一旁路 电容C103、第十二旁路电容C104、第十三旁路电容C105、第十四旁路电容C106、第十五旁路电容C107、第二滤波电容C91、第三滤波电容C96、第一下拉电阻R35和第一上拉电阻R27。 第一终端电阻R26的一端接第一视频信号输入端J8，第一终端电阻R26的另一端、第二匹 配电阻R29的一端与第六耦合电容C89的一端连接，第六耦合电容C89的另一端与第一视 频解码芯片U13的18脚连接，第六匹配电阻R33的一端与第一耦合电容C82的一端连接， 第一耦合电容C82的另一端与第一视频解码芯片U13的10脚连接，第五匹配电阻R32的一 端与第二耦合电容C83的一端连接，第二耦合电容C83的另一端与第一视频解码芯片U13 的12脚连接，第四匹配电阻R31的一端与第三耦合电容C84的一端连接，第三耦合电容C84 的另一端与第一视频解码芯片U13的14脚连接，第三匹配电阻R30的一端与第四耦合电容 C86的一端连接，第四耦合电容C86的另一端与第一视频解码芯片U13的16脚连接，第一 匹配电阻R28的一端与第七耦合电容C90的一端连接，第七耦合电容C90的另一端与第一 视频解码芯片U13的20脚连接，第一匹配电阻R28的另一端、第二匹配电阻R29的另一端、 第三匹配电阻R30的另一端、第四匹配电阻R31的另一端、第五匹配电阻R32的另一端、第 六匹配电阻R33的另一端接模拟地；第五耦合电容C88 —端与第一视频解码芯片U13的13 脚连接，第五耦合电容C88另一端接模拟地，第八耦合电容C95的一端接第一视频解码芯片 U13的19脚，第八耦合电容C95的另一端接模拟地，第一视频解码芯片U13的45脚、46脚、 48脚、53脚、52脚、54脚、55脚、56脚、57脚、59脚、60脚、61脚、61脚、42脚、47脚、31展卩、 32脚、49脚、36脚、35脚、34脚、27脚分别与可编程逻辑器件Ul的R27、T25、Y23、U24、T24、 J28、 J27、 K28、 K27、 L28、 L27、 M27、 N28、 U23、 N25、 W23、 Y24、 N24、 V24、 V23、 W24、 AA24连接， 第一视频解码芯片U13的5脚、26脚、38脚、50脚、63脚、76脚、88脚、97脚、98脚、100脚接 数字地，第一视频解码芯片U13的24脚、15脚、9脚、21脚接模拟地，第一视频解码芯片U13 的11脚、17脚、23脚接3. 3V模拟电源，第一视频解码芯片U13的1脚、25脚、51脚、75脚、 33脚、43脚、58脚、68脚、83脚、93脚和8脚接3. 3V数字电源，第二旁路电容C92的一端、 第三旁路电容C93的一端、第四旁路电容C94的一端、第二滤波电容C91的一端接3. 3V模 拟电源，第二旁路电容C92的另一端、第三旁路电容C93的另一端、第四旁路电容C94的另 一端、第二滤波电容C91的另一端接模拟地，第五旁路电容C97的一端、第六旁路电容C98 的一端、第七旁路电容C99的一端、第八旁路电容C100的一端、第九旁路电容C101的一端、 第十旁路电容C102的一端、第十一旁路电容C103的一端、第十二旁路电容C104的一端、第 十三旁路电容C105的一端、第十四旁路电容C106的一端、第十五旁路电容C107的一端、第 三滤波电容C96的一端接3. 3V数字电源，第五旁路电容C97的另一端、第六旁路电容C98的 另一端、第七旁路电容C99的另一端、第八旁路电容C100的另一端、第九旁路电容C101的 另一端、第十旁路电容C102另一端、第十一旁路电容C103的另一端、第十二旁路电容C104 的另一端、第十三旁路电容C105的另一端、第十四旁路电容C106的另一端、第十五旁路电 容C107的另一端、第三滤波电容C96的另一端接数字地。 所述的第二视频解码电路包括第二视频解码芯片U16、第二终端电阻R36、第八匹 配电阻R39、第十二匹配电阻R43、第i^一匹配电阻R42、第十匹配电阻R41、第九匹配电阻 R40、第七匹配电阻R38、第十四耦合电容C129、第九耦合电容C108、第十耦合电容C110、第 i^一耦合电容C114、第十二耦合电容C115、第十五耦合电容C130、第十三耦合电容C116、 第十六耦合电容C131、十六旁路电容C118、第十七旁路电容C119、第十八旁路电容C120、 第十九旁路电容C121、第二十旁路电容C122、第二i^一旁路电容C123、第二十二旁路电容C124、第二十三旁路电容C125、第二十四旁路电容C126、第二十五旁路电容C127、第二十六 旁路电容C128、第二十七旁路电容C111、第二十八旁路电容C112、第二十九旁路电容C113、 第四滤波电容C109、第五滤波电容C117、第二上拉电阻R37和第二下拉电阻R45 ;第二终端 电阻R36的一端接第二视频信号输入端J9，第二终端电阻R36的另一端、第八匹配电阻R39 的一端与第十四耦合电容C129的一端连接，第十四耦合电容C129的另一端与第二视频解 码芯片U16的18脚连接，第十二匹配电阻R43的一端与第九耦合电容C108的一端连接，第 九耦合电容C108的另一端与第二视频解码芯片U16的10脚连接，第十一匹配电阻R42的 一端与第十耦合电容CllO的一端连接，第十耦合电容CllO的另一端与第二视频解码芯片 U16的12脚连接，第十匹配电阻R41的一端与第十一耦合电容C114的一端连接，第十一耦 合电容C114的另一端与第二视频解码芯片U16的14脚连接，第九匹配电阻R40的一端与 第十二耦合电容C115的一端连接，第十二耦合电容C115的另一端与第二视频解码芯片U16 的16脚连接，第七匹配电阻R38的一端与第十五耦合电容C130的一端连接，第十五耦合电 容C130的另一端与第二视频解码芯片U16的20脚连接，第八匹配电阻R39的另一端、第 十二匹配电阻R43的另一端、第十一匹配电阻R42的另一端、第十匹配电阻R41的另一端、 第九匹配电阻R40的另一端、第七匹配电阻R38的另一端接模拟地，第十三耦合电容C116 一端与第二视频解码芯片U16的13脚连接，第十三耦合电容C116另一端接模拟地，第十六 耦合电容C131的一端接第二视频解码芯片U16的19脚，第十六耦合电容C131的另一端接 模拟地，第二视频解码芯片U16的45脚、46脚、48脚、53脚、52脚、54脚、55脚、56脚、57脚、 59脚、60脚、61脚、61脚、42脚、47脚、31脚、32脚、49脚、36脚、35脚、34脚、27脚分别与可 编程逻辑器件Ul的P27、 G26、 J24、 H26、 H25、 E27、 E28、 F27、 F28、 G27、 G28、 H27、 H28、 J26、 J25、 K26、 M24、 K24、 L25、 K25、 L26、 M26连接，第二视频解码芯片U16的5脚、26脚、38脚、 50脚、63脚、76脚、88脚、97脚、98脚、100脚接数字地，第二视频解码芯片U16的24脚、15 脚、9脚、21脚接模拟地，第二视频解码芯片U16的11脚、17脚、23脚接3. 3V模拟电源，第 二视频解码芯片U16的1脚、25脚、51脚、75脚、33脚、43脚、58脚、68脚、83脚、93脚和8 脚接3. 3V数字电源，第十六旁路电容C118的一端、第十七旁路电容C119的一端、第十八旁 路电容C120的一端、第十九旁路电容C121的一端、第二十旁路电容C122的一端、第二十一 旁路电容C123的一端、第二十二旁路电容C124的一端、第二十三旁路电容C125的一端、第 二十四旁路电容C126的一端、第二十五旁路电容C127的一端、第二十六旁路电容C128的 一端、第五滤波电容C117的一端接3. 3V数字电源，第十六旁路电容C118的另一端、第十七 旁路电容C119的另一端、第十八旁路电容C120的另一端、第十九旁路电容C121的另一端、 第二十旁路电容C122的另一端、第二十一旁路电容C123的另一端、第二十二旁路电容C124 的另一端、第二十三旁路电容C125的另一端、第二十四旁路电容C126的另一端、第二十五 旁路电容C127的另一端、第二十六旁路电容C128的另一端、第五滤波电容C117的另一端 接数字地，第二十七旁路电容Clll的一端、第二十八旁路电容C112的一端、第二十九旁路 电容C113的一端、第四滤波电容C109的一端接3. 3V模拟电源，第二十七旁路电容C111的 另一端、第二十八旁路电容C112的另一端、第二十九旁路电容C113的另一端、第四滤波电 容C109的另一端接模拟地。 所述的两块视频解码芯片U13和U16使用Philips公司的型号为SAA7115的芯片； 所述的可编程逻辑器件Ul采用Altera公司型号为Stratix EP1S25的FPGA芯片。
8
所述的第一存储缓冲电路包括第一静态随机存储芯片(SRAM)U3、第二静态随机存 储芯片(SRAM)U4、第三下拉电阻Rl、第四下拉电阻R2、第五下拉电阻R6、第六下拉电阻R7、 第三上拉电阻R3、第四上拉电阻R4、第五上拉电阻R5、第六上拉电阻R8、第七上拉电阻R9、 第八上拉电阻R10、第三十旁路电容C140和第三i^一旁路电容C143。第一SRAM U3的1 脚、2脚、3脚、4脚、5脚、18脚、19脚、20脚、21脚、22脚、23脚、24脚、25脚、26脚、27脚、42 脚、43脚、44脚、7脚、8脚、9脚、10脚、13脚、14脚、15脚、16脚、29脚、30脚、31脚、32脚、 35脚、36脚、37脚、38脚、6脚、17脚和41脚分别与可编程逻辑器件Ul的HIO、 F7、 E6、 E8、 C4、F8、F9、M11、D11、E12、L6、K6、K7、 J6、H7、M7、N10、T10、 J9、H9、G8、 JIO、 J7、 J8、H8、G7、 K8、L7、M8、N8、K10、L8、M6、M9、 J22、G11和L21连接，第二 SRAMU4的1脚、2脚、3脚、4展卩、 5脚、18脚、19脚、20脚、21脚、22脚、23脚、24脚、25脚、26脚、27脚、42脚、43脚、44脚、7 脚、8脚、9脚、10脚、13脚、14脚、15脚、16脚、29脚、30脚、31脚、32脚、35脚、36脚、37脚、 38脚、6脚、17脚禾口 41脚分别与可编程逻辑器件U1的AB9、AB8、AA6、Y9、Y6、W6、V5、U4、U5、 T7、W12、 Y11、AB11、AC10、AA10、AD13、V18、W18、T9、U8、 V9、V7、W8、Y8、AA8、AB6、AB7、AA7、 Y7、W7、V8、U7、U9、T8、W19、V20和T19连接，第一 SRAM U3的12脚、34脚、第二 SRAM U4的 12脚、34脚接数字地，第三下拉电阻Rl —端接第一 SRAM U3的39脚，第三下拉电阻Rl的 另一端接数字地，第四下拉电阻R2的一端接第一 SRAM U3的40脚，第四下拉电阻R2的另 一端接数字地，第三上拉电阻R3的一端接第一SRAMU3的6脚，第三上拉电阻R3的另一端 接数字地，第四上拉电阻R4的一端接第一SRAM U3的17脚，第四上拉电阻R4的另一端接 数字地，第五上拉电阻R5的一端接第一 SRAM U3的41脚，第五上拉电阻R5的另一端接数 字地，第五下拉电阻R6 —端接第二 SRAM U4的39脚，第五下拉电阻R6的另一端接数字地， 第六下拉电阻R7的一端接第二 SRAM U4的40脚，第六下拉电阻R7的另一端接数字地，第 六上拉电阻R8的一端接第二SRAM U4的6脚，第六上拉电阻R8的另一端接数字地，第七上 拉电阻R9的一端接第二 SRAM U4的17脚，第七上拉电阻R9的另一端接数字地，第八上拉 电阻R10的一端接第二 SRAM U4的41脚，第八上拉电阻R10的另一端接数字地，第三十旁 路电容C140 —端接3. 3V数字电源，第三十旁路电容C140的另一端接数字地，第三十一旁 路电容C143的一端接3. 3V数字电源，第三十一旁路电容C143的另一端接数字地。
所述的第二存储缓冲电路包括第三SRAM U5、第四SRAM U6、第七下拉电阻Rll、第 八下拉电阻R12、第九下拉电阻R16、第十下拉电阻R17、第九上拉电阻R13、第十上拉电阻 R14、第十一上拉电阻R15、第十二上拉电阻R18、第十三上拉电阻R19、第十四上拉电阻R20、 第三十二旁路电容C142和第三十三旁路电容C145。第三SRAM U5的1脚、2脚、3脚、4脚、 5脚、18脚、19脚、20脚、21脚、22脚、23脚、24脚、25脚、26脚、27脚、42脚、43脚、44脚、7 脚、8脚、9脚、10脚、13脚、14脚、15脚、16脚、29脚、30脚、31脚、32脚、35脚、36脚、37脚、 38脚、6脚、17脚和41脚分别与可编程逻辑器件U1的N7、T6、T5、V4、W5、Y5、Y10、AA5、AB3、 AB4、AB5、AC5、AD5、AE5、AE4、AA9、AC7、AD6、N3、M2、W2、W1、Y2、Y1、AA2、AA1、AB2、AB1、AC2、 AC1、AD2、AD1、AE2、AE1、V10、 Vll和W10连接，第四SRAM U6的1脚、2脚、3脚、4脚、5展卩、 18脚、19脚、20脚、21脚、22脚、23脚、24脚、25脚、26脚、27脚、42脚、43脚、44脚、7脚、8 脚、9脚、10脚、13脚、14脚、15脚、16脚、29脚、30脚、31脚、32脚、35脚、36脚、37脚、38脚、 6脚、17脚禾口 41脚分别与可编程逻辑器件Ul的F6、 F5、 F4、 F3、 G6、 G3、 H4、 H3、 J4、 J3、 N6、 N5、M3、M4、L3、K4、K3、L4、B6、A6、B7、A7、B8、A8、B9、A9、D2、D1、E2、E1、F2、F1、G2、G1、M10、
9L10和N9连接，第三SRAM U5的12展卩、34展卩、第四SRAM U6的12脚、34脚接数字地，第七下 拉电阻R11—端接第三SRAM U5的39脚，第七下拉电阻R11的另一端接数字地，第八下拉 电阻R12的一端接第三SRAM U5的40脚，第八下拉电阻R12的另一端接数字地，第九上拉 电阻R13的一端接第三SRAM U5的6脚，第九上拉电阻R13的另一端接数字地，第十上拉电 阻R14的一端接第三SRAM U5的17脚，第十上拉电阻R14的另一端接数字地，第十一上拉 电阻R15的一端接第三SRAM U5的41脚，第i^一上拉电阻R15的另一端接数字地，第九下 拉电阻R16 —端接第四SRAM U6的39脚，第九下拉电阻R16的另一端接数字地，第十下拉 电阻R17的一端接第四SRAM U6的40脚，第十下拉电阻R17的另一端接数字地，第十二上 拉电阻R18的一端接第四SRAM U6的6脚，第十二上拉电阻R18的另一端接数字地，第十三 上拉电阻R19的一端接第四SRAM U6的17脚，第十三上拉电阻R19的另一端接数字地，第 十四上拉电阻R20的一端接第四SRAM U6的41脚，第十四上拉电阻R20的另一端接数字地，第三十二旁路电容C142—端
接3. 3V数字电源，第三十二旁路电容C142的另一端接数字地，第三十三旁路电容C145的
一端接3. 3V数字电源，第三十三旁路电容C145的另一端接数字地。 本发明相对于现有技术具有以下有益效果 (1)实现了两路视频解码芯片的时钟同步； (2)实现两路视频数据的无缝缓冲存储； (3)实现了两路视频数据在像素级上的同步存储。


图1为本发明的结构示意图； 图2为时钟同步电路； 图3为第一视频解码电路； 图4为第二视频解码电路； 图5为第一存储缓冲电路； 图6为第二存储缓冲电路。
具体实施例方式
以下结合附图对本发明作进一步描述。 如图l所示，双目视频同步采集设备包括时钟同步电路l-l、第一视频解码电路 l-2、第二视频解码电路l-3、可编程逻辑器件l-4、第一存储缓冲电路1-5和第二存储缓冲 电路l-6。其中，第一视频解码芯片接口控制电路l-7、第二视频解码芯片接口控制电路l-8 通过对可编程器件编程得到，分别连同第一视频解码电路、第二视频解码电路，完成了两路 视频采集电路的设计，实现了两路视频的同步采集。第一乒乓存储控制模块l-9、第二乒乓 存储控制模块i-io通过对可编程逻辑器件编程得到，分别完成对两路存储电路的乒乓存 储控制，实现了数据的流水线操作，完成数据的无缝缓冲和处理。 如图2所示，时钟同步电路包括晶振U15、零延时缓冲器U14、第一旁路电容C85、第 一滤波电容C87。晶振U15的4脚、零延时缓冲器U14的6脚、第一旁路电容C85的一端与 3. 3V数字电源连接，第一旁路电容C85的另一端接数字地；晶振U15的3脚与零延时缓冲器U14的1脚连接；第一滤波电容C87的一端接3. 3V数字电源，另一端接数字地；零延时缓 冲器U14的5脚与第一视频解码芯片U13的7脚连接，零延时缓冲器U14的7脚与第二视 频解码芯片U16的7脚连接。其中晶振采用32. llMHz，零延时缓冲器采用Cypress公司的 CY2305芯片，第一旁路电容C85为0. luF，第一滤波电容C87为10uF。晶振的时钟信号输出 端连接到零延时缓冲器U14的输入REF端，晶振时钟信号经过零延时缓冲器输出两路低偏 移量的同步时钟信号，分别作为两个解码芯片的输入时钟，连接到两个视频解码芯片U13、 U16的时钟输入端7脚，两根连线要求等长，从而实现两路视频解码芯片的时钟同步。
如图3所示，第一视频解码电路包括第一视频解码芯片SAA7115、第一终端电阻 R26、第一匹配电阻R28、第二匹配电阻R29、第三匹配电阻R30、第四匹配电阻R31、第五匹配 电阻R32、第六匹配电阻R33、第一耦合电容C82、第二耦合电容C83、第三耦合电容C84、第四 耦合电容C86 、第五耦合电容C88 、第六耦合电容C89 、第七耦合电容C90 、第八耦合电容C95 、 第二旁路电容C92、第三旁路电容C93、第四旁路电容C94、第五旁路电容C97、第六旁路电 容C98、第七旁路电容C99、第八旁路电容C100、第九旁路电容C101、第十旁路电容C102、第 十一旁路电容C103、第十二旁路电容C104、第十三旁路电容C105、第十四旁路电容C106、第 十五旁路电容C107、第二滤波电容C91、第三滤波电容C96、第一下拉电阻R35和第一上拉电 阻R27。第一终端电阻R26的一端接第一视频信号输入端J8，第一终端电阻R26的另一端、 第二匹配电阻R29的一端与第六耦合电容C89的一端连接，第六耦合电容C89的另一端与 第一视频解码芯片U13的18脚连接，第六匹配电阻R33的一端与第一耦合电容C82的一端 连接，第一耦合电容C82的另一端与第一视频解码芯片U13的10脚连接，第五匹配电阻R32 的一端与第二耦合电容C83的一端连接，第二耦合电容C83的另一端与第一视频解码芯片 U13的12脚连接，第四匹配电阻R31的一端与第三耦合电容C84的一端连接，第三耦合电容 C84的另一端与第一视频解码芯片U13的14脚连接，第三匹配电阻R30的一端与第四耦合 电容C86的一端连接，第四耦合电容C86的另一端与第一视频解码芯片U13的16脚连接，第 一匹配电阻R28的一端与第七耦合电容C90的一端连接，第七耦合电容C90的另一端与第 一视频解码芯片U13的20脚连接，第一匹配电阻R28的另一端、第二匹配电阻R29的另一 端、第三匹配电阻R30的另一端、第四匹配电阻R31的另一端、第五匹配电阻R32的另一端、 第六匹配电阻R33的另一端接模拟地；第五耦合电容C88 —端与第一视频解码芯片U13的 13脚连接，第五耦合电容C88另一端接模拟地，第八耦合电容C95的一端接第一视频解码芯 片U13的19脚，第八耦合电容C95的另一端接模拟地，第一视频解码芯片U13的45脚、46 脚、48脚、53脚、52脚、54脚、55脚、56脚、57脚、59脚、60脚、61脚、61脚、42脚、47脚、31 脚、32脚、49脚、36脚、35脚、34脚、27脚分别与可编程逻辑器件Ul的R27、 T25、 Y23、 U24、 T24、 J28、 J27、K28、K27、L28、L27、M27、N28、U23、N25、W23、Y24、N24、V24、V23、W24、AA24连 接，第一视频解码芯片U13的5脚、26脚、38脚、50脚、63脚、76脚、88脚、97脚、98脚、100 脚接数字地，第一视频解码芯片U13的24脚、15脚、9脚、21脚接模拟地，第一视频解码芯片 U13的11脚、17脚、23脚接3. 3V模拟电源，第一视频解码芯片U13的1脚、25脚、51脚、75 脚、33脚、43脚、58脚、68脚、83脚、93脚和8脚接3. 3V数字电源，第二旁路电容C92的一 端、第三旁路电容C93的一端、第四旁路电容C94的一端、第二滤波电容C91的一端接3. 3V 模拟电源，第二旁路电容C92的另一端、第三旁路电容C93的另一端、第四旁路电容C94的 另一端、第二滤波电容C91的另一端接模拟地，第五旁路电容C97的一端、第六旁路电容C98的一端、第七旁路电容C99的一端、第八旁路电容C100的一端、第九旁路电容C101的一端、 第十旁路电容C102的一端、第十一旁路电容C103的一端、第十二旁路电容C104的一端、第 十三旁路电容C105的一端、第十四旁路电容C106的一端、第十五旁路电容C107的一端、第 三滤波电容C96的一端接3. 3V数字电源，第五旁路电容C97的另一端、第六旁路电容C98的 另一端、第七旁路电容C99的另一端、第八旁路电容C100的另一端、第九旁路电容C101的 另一端、第十旁路电容C102另一端、第十一旁路电容C103的另一端、第十二旁路电容C104 的另一端、第十三旁路电容C105的另一端、第十四旁路电容C106的另一端、第十五旁路电 容C107的另一端、第三滤波电容C96的另一端接数字地。第一耦合电容C82、第二耦合电容 C83、第三耦合电容C84、第四耦合电容C86、第五耦合电容C88、第六耦合电容C89、第七耦合 电容C90、第八耦合电容C95的值为47nF，第一匹配电阻R28、第二匹配电阻R29、第三匹配 电阻R30、第四匹配电阻R31、第五匹配电阻R32和第六匹配电阻R33的阻值为56Q ，第一终 端电阻R26的阻值为18 Q ，第一上拉电阻R27的阻值为4. 7KQ ，第一下拉电阻R35的阻值 为3. 3K Q ，第二滤波电容C91和第三滤波电容C96的值为10uF，第二旁路电容C92、第三旁 路电容C93、第四旁路电容C94、第五旁路电容C97、第六旁路电容C98、第七旁路电容C99、第 八旁路电容C100、第九旁路电容C101、第十旁路电容C102、第十一旁路电容C103、第十二旁 路电容C104、第十三旁路电容C105、第十四旁路电容C106和第十五旁路电容C107的值为 0. luF。 如图4所示，第二视频解码电路包括第二视频解码芯片SAA7115、第二终端电阻 R36、第八匹配电阻R39、第十二匹配电阻R43、第i^一匹配电阻R42、第十匹配电阻R41、第九 匹配电阻R40、第七匹配电阻R38、第十四耦合电容C129、第九耦合电容C108、第十耦合电 容C110、第十一耦合电容C114、第十二耦合电容C115、第十五耦合电容C130、第十三耦合电 容C116、第十六耦合电容C131、十六旁路电容C118、第十七旁路电容C119、第十八旁路电容 C120、第十九旁路电容C121、第二十旁路电容C122、第二十一旁路电容C123、第二十二旁路 电容C124、第二十三旁路电容C125、第二十四旁路电容C126、第二十五旁路电容C127、第 二十六旁路电容C128、第二十七旁路电容Clll、第二十八旁路电容C112、第二十九旁路电 容C113、第四滤波电容C109、第五滤波电容C117、第二上拉电阻R37和第二下拉电阻R45。 第二终端电阻R36的一端接第二视频信号输入端J9，第二终端电阻R36的另一端、第八匹配 电阻R39的一端与第十四耦合电容C129的一端连接，第十四耦合电容C129的另一端与第 二视频解码芯片SAA7115的18脚连接，第十二匹配电阻R43的一端与第九耦合电容C108 的一端连接，第九耦合电容C108的另一端与第二视频解码芯片SAA7115的IO脚连接，第 十一匹配电阻R42的一端与第十耦合电容CllO的一端连接，第十耦合电容CllO的另一端 与第二视频解码芯片SAA7115的12脚连接，第十匹配电阻R41的一端与第十一耦合电容 C114的一端连接，第十一耦合电容C114的另一端与第二视频解码芯片SAA7115的14脚连 接，第九匹配电阻R40的一端与第十二耦合电容C115的一端连接，第十二耦合电容C115的 另一端与第二视频解码芯片SAA7115的16脚连接，第七匹配电阻R38的一端与第十五耦合 电容C130的一端连接，第十五耦合电容C130的另一端与第二视频解码芯片SAA7115的20 脚连接，第八匹配电阻R39的另一端、第十二匹配电阻R43的另一端、第十一匹配电阻R42 的另一端、第十匹配电阻R41的另一端、第九匹配电阻R40的另一端、第七匹配电阻R38的 另一端接模拟地；第十三耦合电容C116 —端与第二视频解码芯片SAA7115的13脚连接，
12第十三耦合电容C116另一端接模拟地；第十六耦合电容C131的一端接第二视频解码芯片 SAA7115的19脚，第十六耦合电容C131的另一端接模拟地，第二视频解码芯片SAA7115的 45脚、46脚、48脚、53脚、52脚、54脚、55脚、56脚、57脚、59脚、60脚、61脚、61脚、42脚、 47脚、31脚、32脚、49脚、36脚、35脚、34脚、27脚分别与可编程逻辑器件EP1S25的P27、 G26、 J24、 H26、 H25、 E27、 E28、 F27、 F28、 G27、 G28、 H27、 H28、 J26、 J25、 K26、 M24、 K24、 L25、 K25、 L26、 M26连接，第二视频解码芯片SAA7115的5脚、26脚、38脚、50脚、63脚、76脚、 88脚、97脚、98脚、100脚接数字地，第二视频解码芯片SAA7115的24脚、15脚、9脚、21脚 接模拟地，第二视频解码芯片SAA7115的11脚、17脚、23脚接3. 3V模拟电源，第二视频解 码芯片SAA7115的1脚、25脚、51脚、75脚、33脚、43脚、58脚、68脚、83脚、93脚和8脚接 3. 3V数字电源，第十六旁路电容C118的一端、第十七旁路电容C119的一端、第十八旁路电 容C120的一端、第十九旁路电容C121的一端、第二十旁路电容C122的一端、第二十一旁 路电容C123的一端、第二十二旁路电容C124的一端、第二十三旁路电容C125的一端、第 二十四旁路电容C126的一端、第二十五旁路电容C127的一端、第二十六旁路电容C128的 一端、第五滤波电容C117的一端接3. 3V数字电源，第十六旁路电容C118的另一端、第十七 旁路电容C119的另一端、第十八旁路电容C120的另一端、第十九旁路电容C121的另一端、 第二十旁路电容C122的另一端、第二十一旁路电容C123的另一端、第二十二旁路电容C124 的另一端、第二十三旁路电容C125的另一端、第二十四旁路电容C126的另一端、第二十五 旁路电容C127的另一端、第二十六旁路电容C128的另一端、第五滤波电容C117的另一端 接数字地；第二十七旁路电容Clll的一端、第二十八旁路电容C112的一端、第二十九旁路 电容C113的一端、第四滤波电容C109的一端接3. 3V模拟电源，第二十七旁路电容C111的 另一端、第二十八旁路电容C112的另一端、第二十九旁路电容C113的另一端、第四滤波电 容C109的另一端接模拟地。第十四耦合电容C129、第九耦合电容C108、第十耦合电容C110、 第十一耦合电容C114、第十二耦合电容C115、第十五耦合电容C130、第十三耦合电容C116、 第十六耦合电容C131的值均为47nF，第八匹配电阻R39、第十二匹配电阻R43、第十一匹配 电阻R42、第十匹配电阻R41、第九匹配电阻R40和第七匹配电阻R38的阻值为56 Q ，第二 终端电阻R36的阻值为18Q，第二上拉电阻R37的阻值为4. 7K Q ，第二下拉电阻R45的阻 值为3. 3KQ ，第四滤波电容C109和第五滤波电容C117的值为10uF，十六旁路电容C118、 第十七旁路电容C119、第十八旁路电容C120、第十九旁路电容C121、第二十旁路电容C122、 第二十一旁路电容C123、第二十二旁路电容C124、第二十三旁路电容C125、第二十四旁路 电容C126、第二十五旁路电容C127、第二十六旁路电容C128、第二十七旁路电容Clll、第 二十八旁路电容C112和第二十九旁路电容C113的值均为0. luF。 如图5所示，第一存储缓冲电路包括第一存储芯片CY7C1041CV33，第二存储芯片 CY7C1041CV33、第三下拉电阻R1、第四下拉电阻R2、第五下拉电阻R6、第六下拉电阻R7、 第三上拉电阻R3、第四上拉电阻R4、第五上拉电阻R5、第六上拉电阻R8、第七上拉电阻 R9、第八上拉电阻R10、第三十旁路电容C140和第三i^一旁路电容C143。第一存储芯片 CY7C1041CV33的1脚、2脚、3脚、4脚、5脚、18脚、19脚、20脚、21脚、22脚、23脚、24脚、 25脚、26脚、27脚、42脚、43脚、44脚、7脚、8脚、9脚、10脚、13脚、14脚、15脚、16脚、29 脚、30展卩、31展卩、32脚、35脚、36脚、37脚、38脚、6脚、17脚和41脚分别与可编程逻辑器件 EP1S25的H10、 F7、 E6、 E8、 C4、 F8、 F9、 Mll、 Dll、 E12、 L6、 K6、 K7、 J6、 H7、 M7、 N10、 T10、 J9、
13H9、 G8、 JIO、 J7、 J8、 H8、 G7、 K8、 L7、 M8、 N8、 KIO、 L8、 M6、 M9、 J22、 Gll和L21连接，第二存储芯片CY7C1041CV33的1脚、2脚、3脚、4脚、5脚、18脚、19脚、20脚、21脚、22脚、23脚、24
29脚、30脚、31脚、32脚、35脚、36脚、37脚、38脚、6脚、17脚和41脚分别与可编程逻辑器件EP1S25的AB9、 AB8、 AA6、 Y9、 Y6、 W6、 V5、 U4、 U5、 T7、 W12、 Yll、 ABll、 ACIO、 AAIO、 AD13、V18、 W18、 T9、 U8、 V9、 V7、 W8、 Y8、 AA8、 AB6、 AB7、 AA7、 Y7、 W7、 V8、 U7、 U9、 T8、 W19、 V20和T19连接，第一存储芯片CY7C1041CV33的12脚、34脚、第二存储芯片CY7C1041CV33的12脚、34脚接数字地，第三下拉电阻Rl —端接第一存储芯片CY7C1041CV33的39脚，第三下拉电阻Rl的另一端接数字地，第四下拉电阻R2的一端接第一存储芯片CY7C1041CV33的40脚，第四下拉电阻R2的另一端接数字地，第三上拉电阻R3的一端接第一存储芯片CY7C1041CV33的6脚，第三上拉电阻R3的另一端接数字地，第四上拉电阻R4的一端接第一存储芯片CY7C1041CV33的17脚，第四上拉电阻R4的另一端接数字地，第五上拉电阻R5的一端接第一存储芯片CY7C1041CV33的41脚，第五上拉电阻R5的另一端接数字地，第五下拉电阻R6一端接第二存储芯片CY7C1041CV33的39脚，第五下拉电阻R6的另一端接数字地，第六下拉电阻R7的一端接第二存储芯片CY7C1041CV33的40脚，第六下拉电阻R7的另一端接数字地，第六上拉电阻R8的一端接第二存储芯片CY7C1041CV33的6脚，第六上拉电阻R8的另一端接数字地，第七上拉电阻R9的一端接第二存储芯片CY7C1041CV33的17脚，第七上拉电阻R9的另一端接数字地，第八上拉电阻R10的一端接第二存储芯片CY7C1041CV33的41脚，第八上拉电阻R10的另一端接数字地，第三十旁路电容C140 —端接3. 3V数字电源，第三十旁路电容C140的另一端接数字地，第三十一旁路电容C143的一端接3. 3V数字电源，第三十一旁路电容C143的另一端接数字地。第三上拉电阻R3、第四上拉电阻R4、第五上拉电阻R5、第六上拉电阻R8、第七上拉电阻R9和第八上拉电阻R10阻值为10KQ ，第三下拉电阻R1、第四下拉电阻R2、第五下拉电阻R6和第六下拉电阻R7阻值为IOKQ，第三十旁路电容C140和第三i^一旁路电容C143的值为0. luF。 如图6所示，第二存储缓冲电路包括第三存储芯片CY7C1041CV33、第四存储芯片CY7C1041CV33、第七下拉电阻Rll、第八下拉电阻R12、第九下拉电阻R16、第十下拉电阻R17、第九上拉电阻R13、第十上拉电阻R14、第i^一上拉电阻R15、第十二上拉电阻R18、第十三上拉电阻R19、第十四上拉电阻R20、第三十二旁路电容C142和第三十三旁路电容C145。第三存储芯片CY7C1041CV33的1脚、2脚、3脚、4脚、5脚、18脚、19脚、20脚、21展卩、22脚、23脚、24脚、25脚、26脚、27脚、42脚、43脚、44展卩、7展卩、8展卩、9脚、10脚、13脚、14脚、15脚、16脚、29脚、30脚、31脚、32脚、35脚、36脚、37脚、38脚、6脚、17脚和41脚分别与可编程逻辑器件EP1S25的N7 、 T6 、 T5 、 V4、 W5 、 Y5 、 Y10 、 AA5 、 AB3 、 AB4、 AB5 、 AC5、 AD5 、 AE5 、AE4、AA9、AC7、AD6、N3、M2、W2、W1、Y2、Y1、AA2、AA1、AB2、AB1、AC2、AC1、AD2、AD1、AE2、AE1、VIO、 Vll和W10连接，第四存储芯片CY7C1041CV33的1脚、2脚、3脚、4脚、5脚、18脚、19脚、20脚、21脚、22脚、23脚、24脚、25脚、26脚、27脚、42脚、43脚、44脚、7脚、8脚、9展卩、10脚、13脚、14脚、15脚、16脚、29脚、30脚、31脚、32脚、35脚、36脚、37脚、38脚、6脚、17脚和41脚分别与可编程逻辑器件EP1S25的F6、 F5、 F4、 F3、 G6、 G3、 H4、 H3、 J4、 J3、 N6、 N5、M3、M4、L3、K4、K3、L4、B6、A6、B7、A7、B8、A8、B9、A9、D2、D1、E2、E1、F2、F1、G2、G1、M10、L10和N9连接，第三存储芯片CY7C1041CV33的12脚、34脚、第四存储芯片CY7C1041CV33的12脚、34脚接数字地，第七下拉电阻R11 —端接第三存储芯片CY7C1041CV33的39脚，第七下拉电阻Rll的另一端接数字地，第八下拉电阻R12的一端接第三存储芯片CY7C1041CV33的40脚，第八下拉电阻R12的另一端接数字地，第九上拉电阻R13的一端接第三存储芯片CY7C1041CV33的6脚，第九上拉电阻R13的另一端接数字地，第十上拉电阻R14的一端接第三存储芯片CY7C1041CV33的17脚，第十上拉电阻R14的另一端接数字地，第十一上拉电阻R15的一端接第三存储芯片CY7C1041CV33的41脚，第十一上拉电阻R15的另一端接数字地，第九下拉电阻R16—端接第四存储芯片CY7C1041CV33的39脚，第九下拉电阻R16的另一端接数字地，第十下拉电阻R17的一端接第四存储芯片CY7C1041CV33的40脚，第十下拉电阻R17的另一端接数字地，第十二上拉电阻R18的一端接第四存储芯片CY7C1041CV33的6脚，第十二上拉电阻R18的另一端接数字地，第十三上拉电阻R19的一端接第四存储芯片CY7C1041CV33的17脚，第十三上拉电阻R19的另一端接数字地，第十四上拉电阻R20的一端接第四存储芯片CY7C1041CV33的41脚，第十四上拉电阻R20的另一端接数字地，第三十二旁路电容C142 —端接3. 3V数字电源，第三十二旁路电容C142的另一端接数字地，第三十三旁路电容C145的一端接3. 3V数字电源，第三十三旁路电容C145的另一端接数字地。第七下拉电阻Rll、第八下拉电阻R12、第九下拉电阻R16和第十下拉电阻R17阻值均为10KQ ，第九上拉电阻R13、第十上拉电阻R14、第十一上拉电阻R15、第十二上拉电阻R18、第十三上拉电阻R19和第十四上拉电阻R20阻值均为10KQ，第三十二旁路电容C142和第三十三旁路电容C145的值均为0. luF。 本发明的工作过程为双目视频信号分别连接到两路视频解码电路的输入端，视频解码芯片对视频信号进行处理，将两路视频数据及同步控制信号输出到可编程逻辑器件。时钟同步电路提供两路视频解码芯片的时钟输入，透过设计时钟同步电路两路时钟输出线的等长实现两路视频解码芯片的输入时钟的同步，从而实现两路视频数据及同步控制信号的同步输出。通过在可编程器件中实现两路视频解码芯片接口的设计，实现了两路视频数据的同步采集。通过可编程器件中所实现的两路乒乓存储控制模块对两路存储电路的控制，实现了两路视频数据的乒乓存储缓冲和像素级同步存储，为后续两路视频数据像素匹配的流水线式处理提供了平台。
权利要求
双目视频同步采集设备，包括时钟同步电路、第一视频解码电路、第二视频解码电路、可编程逻辑器件、第一存储缓冲电路和第二存储缓冲电路，其特征在于第一视频解码电路与可编程逻辑器件第一输入端信号连接，第二视频解码电路与可编程逻辑器件第二输入端信号连接；时钟同步电路分别与第一视频解码电路、第二视频解码电路信号连接，为两路视频解码电路提供时钟信号；可编程逻辑器件第一输出端与第一存储缓冲电路信号连接，可编程逻辑器件第二输出端与第二存储缓冲电路信号连接；所述的时钟同步电路包括晶振U15、零延时缓冲器U14、第一旁路电容C85、第一滤波电容C87；晶振U15的4脚、零延时缓冲器U14的6脚、第一旁路电容C85的一端与3.3V数字电源连接，第一旁路电容C85的另一端接数字地；晶振U15的3脚与零延时缓冲器U14的1脚连接；第一滤波电容C87的一端接3.3V数字电源，另一端接数字地；零延时缓冲器U14的5脚与第一视频解码芯片U13的7脚连接，零延时缓冲器U14的7脚与第二视频解码芯片U16的7脚连接；所述的第一视频解码电路包括第一视频解码芯片U13、第一终端电阻R26、第一匹配电阻R28、第二匹配电阻R29、第三匹配电阻R30、第四匹配电阻R31、第五匹配电阻R32、第六匹配电阻R33、第一耦合电容C82、第二耦合电容C83、第三耦合电容C84、第四耦合电容C86、第五耦合电容C88、第六耦合电容C89、第七耦合电容C90、第八耦合电容C95、第二旁路电容C92、第三旁路电容C93、第四旁路电容C94、第五旁路电容C97、第六旁路电容C98、第七旁路电容C99、第八旁路电容C100、第九旁路电容C101、第十旁路电容C102、第十一旁路电容C103、第十二旁路电容C104、第十三旁路电容C105、第十四旁路电容C106、第十五旁路电容C107、第二滤波电容C91、第三滤波电容C96、第一下拉电阻R35和第一上拉电阻R27；第一终端电阻R26的一端接第一视频信号输入端J8，第一终端电阻R26的另一端、第二匹配电阻R29的一端与第六耦合电容C89的一端连接，第六耦合电容C89的另一端与第一视频解码芯片U13的18脚连接，第六匹配电阻R33的一端与第一耦合电容C82的一端连接，第一耦合电容C82的另一端与第一视频解码芯片U13的10脚连接，第五匹配电阻R32的一端与第二耦合电容C83的一端连接，第二耦合电容C83的另一端与第一视频解码芯片U13的12脚连接，第四匹配电阻R31的一端与第三耦合电容C84的一端连接，第三耦合电容C84的另一端与第一视频解码芯片U13的14脚连接，第三匹配电阻R30的一端与第四耦合电容C86的一端连接，第四耦合电容C86的另一端与第一视频解码芯片U13的16脚连接，第一匹配电阻R28的一端与第七耦合电容C90的一端连接，第七耦合电容C90的另一端与第一视频解码芯片U13的20脚连接，第一匹配电阻R28的另一端、第二匹配电阻R29的另一端、第三匹配电阻R30的另一端、第四匹配电阻R31的另一端、第五匹配电阻R32的另一端、第六匹配电阻R33的另一端接模拟地；第五耦合电容C88一端与第一视频解码芯片U13的13脚连接，第五耦合电容C88另一端接模拟地，第八耦合电容C95的一端接第一视频解码芯片U13的19脚，第八耦合电容C95的另一端接模拟地，第一视频解码芯片U13的45脚、46脚、48脚、53脚、52脚、54脚、55脚、56脚、57脚、59脚、60脚、61脚、61脚、42脚、47脚、31脚、32脚、49脚、36脚、35脚、34脚、27脚分别对应与可编程逻辑器件U1的R27、T25、Y23、U24、T24、J28、J27、K28、K27、L28、L27、M27、N28、U23、N25、W23、Y24、N24、V24、V23、W24、AA24连接，第一视频解码芯片U13的5脚、26脚、38脚、50脚、63脚、76脚、88脚、97脚、98脚和100脚接数字地，第一视频解码芯片U13的24脚、15脚、9脚、21脚接模拟地，第一视频解码芯片U13的11脚、17脚和23脚接3.3V模拟电源，第一视频解码芯片U13的1脚、25脚、51脚、75脚、33脚、43脚、58脚、68脚、83脚、93脚和8脚接3.3V数字电源，第二旁路电容C92的一端、第三旁路电容C93的一端、第四旁路电容C94的一端和第二滤波电容C91的一端接3.3V模拟电源，第二旁路电容C92的另一端、第三旁路电容C93的另一端、第四旁路电容C94的另一端和第二滤波电容C91的另一端接模拟地，第五旁路电容C97的一端、第六旁路电容C98的一端、第七旁路电容C99的一端、第八旁路电容C100的一端、第九旁路电容C101的一端、第十旁路电容C102的一端、第十一旁路电容C103的一端、第十二旁路电容C104的一端、第十三旁路电容C105的一端、第十四旁路电容C106的一端、第十五旁路电容C107的一端和第三滤波电容C96的一端接3.3V数字电源，第五旁路电容C97的另一端、第六旁路电容C98的另一端、第七旁路电容C99的另一端、第八旁路电容C100的另一端、第九旁路电容C101的另一端、第十旁路电容C102另一端、第十一旁路电容C103的另一端、第十二旁路电容C104的另一端、第十三旁路电容C105的另一端、第十四旁路电容C106的另一端、第十五旁路电容C107的另一端和第三滤波电容C96的另一端接数字地；所述的第二视频解码电路包括第二视频解码芯片U16、第二终端电阻R36、第八匹配电阻R39、第十二匹配电阻R43、第十一匹配电阻R42、第十匹配电阻R41、第九匹配电阻R40、第七匹配电阻R38、第十四耦合电容C129、第九耦合电容C108、第十耦合电容C110、第十一耦合电容C114、第十二耦合电容C115、第十五耦合电容C130、第十三耦合电容C116、第十六耦合电容C131、十六旁路电容C118、第十七旁路电容C119、第十八旁路电容C120、第十九旁路电容C121、第二十旁路电容C122、第二十一旁路电容C123、第二十二旁路电容C124、第二十三旁路电容C125、第二十四旁路电容C126、第二十五旁路电容C127、第二十六旁路电容C128、第二十七旁路电容C111、第二十八旁路电容C112、第二十九旁路电容C113、第四滤波电容C109、第五滤波电容C117、第二上拉电阻R37和第二下拉电阻R45；第二终端电阻R36的一端接第二视频信号输入端J9，第二终端电阻R36的另一端、第八匹配电阻R39的一端与第十四耦合电容C129的一端连接，第十四耦合电容C129的另一端与第二视频解码芯片U16的18脚连接，第十二匹配电阻R43的一端与第九耦合电容C108的一端连接，第九耦合电容C108的另一端与第二视频解码芯片U16的10脚连接，第十一匹配电阻R42的一端与第十耦合电容C110的一端连接，第十耦合电容C110的另一端与第二视频解码芯片U16的12脚连接，第十匹配电阻R41的一端与第十一耦合电容C114的一端连接，第十一耦合电容C114的另一端与第二视频解码芯片U16的14脚连接，第九匹配电阻R40的一端与第十二耦合电容C115的一端连接，第十二耦合电容C115的另一端与第二视频解码芯片U16的16脚连接，第七匹配电阻R38的一端与第十五耦合电容C130的一端连接，第十五耦合电容C130的另一端与第二视频解码芯片U16的20脚连接，第八匹配电阻R39的另一端、第十二匹配电阻R43的另一端、第十一匹配电阻R42的另一端、第十匹配电阻R41的另一端、第九匹配电阻R40的另一端、第七匹配电阻R38的另一端接模拟地，第十三耦合电容C116一端与第二视频解码芯片U16的13脚连接，第十三耦合电容C116另一端接模拟地，第十六耦合电容C131的一端接第二视频解码芯片U16的19脚，第十六耦合电容C131的另一端接模拟地，第二视频解码芯片U16的45脚、46脚、48脚、53脚、52脚、54脚、55脚、56脚、57脚、59脚、60脚、61脚、61脚、42脚、47脚、31脚、32脚、49脚、36脚、35脚、34脚、27脚分别对应与可编程逻辑器件U1的P27、G26、J24、H26、H25、E27、E28、F27、F28、G27、G28、H27、H28、J26、J25、K26、M24、K24、L25、K25、L26、M26连接，第二视频解码芯片U16的5脚、26脚、38脚、50脚、63脚、76脚、88脚、97脚、98脚和100脚接数字地，第二视频解码芯片U16的24脚、15脚、9脚和21脚接模拟地，第二视频解码芯片U16的11脚、17脚和23脚接3.3V模拟电源，第二视频解码芯片U16的1脚、25脚、51脚、75脚、33脚、43脚、58脚、68脚、83脚、93脚和8脚接3.3V数字电源，第十六旁路电容C118的一端、第十七旁路电容C119的一端、第十八旁路电容C120的一端、第十九旁路电容C121的一端、第二十旁路电容C122的一端、第二十一旁路电容C123的一端、第二十二旁路电容C124的一端、第二十三旁路电容C125的一端、第二十四旁路电容C126的一端、第二十五旁路电容C127的一端、第二十六旁路电容C128的一端和第五滤波电容C117的一端接3.3V数字电源，第十六旁路电容C118的另一端、第十七旁路电容C119的另一端、第十八旁路电容C120的另一端、第十九旁路电容C121的另一端、第二十旁路电容C122的另一端、第二十一旁路电容C123的另一端、第二十二旁路电容C124的另一端、第二十三旁路电容C125的另一端、第二十四旁路电容C126的另一端、第二十五旁路电容C127的另一端、第二十六旁路电容C128的另一端和第五滤波电容C117的另一端接数字地，第二十七旁路电容C111的一端、第二十八旁路电容C112的一端、第二十九旁路电容C113的一端和第四滤波电容C109的一端接3.3V模拟电源，第二十七旁路电容C111的另一端、第二十八旁路电容C112的另一端、第二十九旁路电容C113的另一端和第四滤波电容C109的另一端接模拟地；所述的第一存储缓冲电路包括第一静态随机存储芯片U3、第二静态随机存储芯片U4、第三下拉电阻R1、第四下拉电阻R2、第五下拉电阻R6、第六下拉电阻R7、第三上拉电阻R3、第四上拉电阻R4、第五上拉电阻R5、第六上拉电阻R8、第七上拉电阻R9、第八上拉电阻R10、第三十旁路电容C140和第三十一旁路电容C143；第一静态随机存储芯片U3的1脚、2脚、3脚、4脚、5脚、18脚、19脚、20脚、21脚、22脚、23脚、24脚、25脚、26脚、27脚、42脚、43脚、44脚、7脚、8脚、9脚、10脚、13脚、14脚、15脚、16脚、29脚、30脚、31脚、32脚、35脚、36脚、37脚、38脚、6脚、17脚和41脚分别对应与可编程逻辑器件U1的H10、F7、E6、E8、C4、F8、F9、M11、D11、E12、L6、K6、K7、J6、H7、M7、N10、T10、J9、H9、G8、J10、J7、J8、H8、G7、K8、L7、M8、N8、K10、L8、M6、M9、J22、G11和L21连接，第二静态随机存储芯片U4的1脚、2脚、3脚、4脚、5脚、18脚、19脚、20脚、21脚、22脚、23脚、24脚、25脚、26脚、27脚、42脚、43脚、44脚、7脚、8脚、9脚、10脚、13脚、14脚、15脚、16脚、29脚、30脚、31脚、32脚、35脚、36脚、37脚、38脚、6脚、17脚和41脚分别对应与可编程逻辑器件U1的AB9、AB8、AA6、Y9、Y6、W6、V5、U4、U5、T7、W12、Y11、AB11、AC10、AA10、AD13、V18、W18、T9、U8、V9、V7、W8、Y8、AA8、AB6、AB7、AA7、Y7、W7、V8、U7、U9、T8、W19、V20和T19连接，第一静态随机存储芯片U3的12脚、34脚、第二静态随机存储芯片U4的12脚、34脚接数字地，第三下拉电阻R1一端接第一静态随机存储芯片U3的39脚，第三下拉电阻R1的另一端接数字地，第四下拉电阻R2的一端接第一静态随机存储芯片U3的40脚，第四下拉电阻R2的另一端接数字地，第三上拉电阻R3的一端接第一静态随机存储芯片U3的6脚，第三上拉电阻R3的另一端接数字地，第四上拉电阻R4的一端接第一静态随机存储芯片U3的17脚，第四上拉电阻R4的另一端接数字地，第五上拉电阻R5的一端接第一静态随机存储芯片U3的41脚，第五上拉电阻R5的另一端接数字地，第五下拉电阻R6一端接第二静态随机存储芯片U4的39脚，第五下拉电阻R6的另一端接数字地，第六下拉电阻R7的一端接第二静态随机存储芯片U4的40脚，第六下拉电阻R7的另一端接数字地，第六上拉电阻R8的一端接第二静态随机存储芯片U4的6脚，第六上拉电阻R8的另一端接数字地，第七上拉电阻R9的一端接第二静态随机存储芯片U4的17脚，第七上拉电阻R9的另一端接数字地，第八上拉电阻R10的一端接第二静态随机存储芯片U4的41脚，第八上拉电阻R10的另一端接数字地，第三十旁路电容C140一端接3.3V数字电源，第三十旁路电容C140的另一端接数字地，第三十一旁路电容C143的一端接3.3V数字电源，第三十一旁路电容C143的另一端接数字地；所述的第二存储缓冲电路包括第三静态随机存储芯片U5、第四静态随机存储芯片U6、第七下拉电阻R11、第八下拉电阻R12、第九下拉电阻R16、第十下拉电阻R17、第九上拉电阻R13、第十上拉电阻R14、第十一上拉电阻R15、第十二上拉电阻R18、第十三上拉电阻R19、第十四上拉电阻R20、第三十二旁路电容C142和第三十三旁路电容C145；第三静态随机存储芯片U5的1脚、2脚、3脚、4脚、5脚、18脚、19脚、20脚、21脚、22脚、23脚、24脚、25脚、26脚、27脚、42脚、43脚、44脚、7脚、8脚、9脚、10脚、13脚、14脚、15脚、16脚、29脚、30脚、31脚、32脚、35脚、36脚、37脚、38脚、6脚、17脚和41脚分别对应与可编程逻辑器件U1的N7、T6、T5、V4、W5、Y5、Y10、AA5、AB3、AB4、AB5、AC5、AD5、AE5、AE4、AA9、AC7、AD6、N3、M2、W2、W1、Y2、Y1、AA2、AA1、AB2、AB1、AC2、AC1、AD2、AD1、AE2、AE1、V10、V11和W10连接，第四静态随机存储芯片U6的1脚、2脚、3脚、4脚、5脚、18脚、19脚、20脚、21脚、22脚、23脚、24脚、25脚、26脚、27脚、42脚、43脚、44脚、7脚、8脚、9脚、10脚、13脚、14脚、15脚、16脚、29脚、30脚、31脚、32脚、35脚、36脚、37脚、38脚、6脚、17脚和41脚分别对应与可编程逻辑器件U1的F6、F5、F4、F3、G6、G3、H4、H3、J4、J3、N6、N5、M3、M4、L3、K4、K3、L4、B6、A6、B7、A7、B8、A8、B9、A9、D2、D1、E2、E1、F2、F1、G2、G1、M10、L10和N9连接，第三静态随机存储芯片U5的12脚、34脚、第四静态随机存储芯片U6的12脚、34脚接数字地，第七下拉电阻R11一端接第三静态随机存储芯片U5的39脚，第七下拉电阻R11的另一端接数字地，第八下拉电阻R12的一端接第三静态随机存储芯片U5的40脚，第八下拉电阻R12的另一端接数字地，第九上拉电阻R13的一端接第三静态随机存储芯片U5的6脚，第九上拉电阻R13的另一端接数字地，第十上拉电阻R14的一端接第三静态随机存储芯片U5的17脚，第十上拉电阻R14的另一端接数字地，第十一上拉电阻R15的一端接第三静态随机存储芯片U5的41脚，第十一上拉电阻R15的另一端接数字地，第九下拉电阻R16一端接第四静态随机存储芯片U6的39脚，第九下拉电阻R16的另一端接数字地，第十下拉电阻R17的一端接第四静态随机存储芯片U6的40脚，第十下拉电阻R17的另一端接数字地，第十二上拉电阻R18的一端接第四静态随机存储芯片U6的6脚，第十二上拉电阻R18的另一端接数字地，第十三上拉电阻R19的一端接第四静态随机存储芯片U6的17脚，第十三上拉电阻R19的另一端接数字地，第十四上拉电阻R20的一端接第四静态随机存储芯片U6的41脚，第十四上拉电阻R20的另一端接数字地，第三十二旁路电容C142一端接3.3V数字电源，第三十二旁路电容C142的另一端接数字地，第三十三旁路电容C145的一端接3.3V数字电源，第三十三旁路电容C145的另一端接数字地。
全文摘要
本发明涉及一种双目视频同步采集设备。现有的多路视频采集模块为分时采集方式，不能真正实现两路视频的同步采集。本发明包括时钟同步电路、第一视频解码电路、第二视频解码电路、可编程逻辑器件、第一存储缓冲电路和第二存储缓冲电路。第一视频解码电路与可编程逻辑器件第一输入端信号连接，第二视频解码电路与可编程逻辑器件第二输入端信号连接；时钟同步电路分别与第一视频解码电路、第二视频解码电路信号连接，为两路视频解码电路提供时钟信号；可编程逻辑器件第一输出端与第一存储缓冲电路信号连接，可编程逻辑器件第二输出端与第二存储缓冲电路信号连接。本发明实现了两路视频解码芯片的时钟同步和两路视频数据的无缝缓冲存储。
文档编号H04N13/02GK101790106SQ201010122968
公开日2010年7月28日 申请日期2010年3月12日 优先权日2010年3月12日
发明者刘广飞, 周文晖 申请人:杭州电子科技大学