专利名称：时序纠错系统及方法
技术领域：
本发明涉及一种纠错系统及方法，尤指一种用于高速串行数据传输系统中发送端 的时序纠错系统及方法。
背景技术：
在高速串行数据传输系统中，发送端在串化并行数据的过程中，多采用半速时钟 来串化并行数据，即时钟周期为数据位宽的一半。在串化过程中，由于数据率的提高导致时 序很容易出错，特别是受工艺、电源、温度等的变化影响，时序的问题尤为突出。在数据串化过程中，同步时钟和数据在它们各自通路上延迟的偏差，使时钟和数 据的时序不能满足数据串化的要求，最终导致串行数据抖动变大，甚至数据位出错。
发明内容
鉴于以上内容，有必要提供一种能够自动检测数据串化时序、纠正时序偏差的用 于高速串行数据传输系统中发送端的时序纠错系统及方法。一种时序纠错系统，用于高速串行数据传输系统中的发送端，所述时序纠错系统 包括一接收一并行数据的数据通路、一接收一时钟信号的延迟可调的时钟通路、一与所述 数据通路及所述延迟可调的时钟通路相连并将所述并行数据转换为一串行数据的串化单 元、一用于将所述串行数据转换为一电流信号或一电压信号并输出的驱动单元及一计数与 判决单元，所述计数与判决单元计算所述串行数据上升沿或下降沿的数目，并发送一用于 调节所述时钟信号延迟时间的调节信号至所述延迟可调的时钟通路来控制所述串化单元 的时序，使得所述串行数据上升沿或下降沿的数目与一预先设定的正确数目相同，所述串 化单元的时序达到最优值。一种时序纠错方法，用于高速串行数据传输系统中的发送端，所述时序纠错方法 包括以下步骤输入一预先设定的并行数据训练码及一时钟信号；将所述并行数据训练码转换为一串行数据；计算所述串行数据在一设定的时间内上升沿或下降沿的数目；发送一用于调节所述时钟信号延迟时间的调节信号；得到合理的串化时序，使得所述串行数据的上升沿或下降沿的数目与一预先设定 的正确数目相同；及所述发送端进行正常数据的传输。相对现有技术，本发明时序纠错系统及方法利用训练码的串化过程，检测串化时 序，并进行时序调整，从而得到合理的串化时序，在时序调整完毕后，再进行正常数据的串 化和发送，有效地解决了串化过程中的时序问题。
图1为本发明时序纠错系统较佳实施方式的系统结构图。图2为本发明时序纠错方法较佳实施方式的流程图。图3为本发明时序纠错系统及方法较佳实施方式的工作原理示意图。图4为本发明时序纠错系统及方法较佳实施方式理想串化时序时的波形示意图。图5为本发明时序纠错系统及方法较佳实施方式时钟提前的串化时序的波形示 意图。图6为本发明时序纠错系统及方法较佳实施方式时钟滞后的串化时序的波形示 意图。
具体实施例方式请参阅图1，本发明时序纠错系统较佳实施方式用于高速串行数据传输系统中一 发送端，其包括一数据通路、一延迟可调的时钟通路、一与数据通路及延迟可调的时钟通路 相连并将一并行数据转换为一串行数据的串化单元、一用于将串行数据转换为电流信号或 电压信号的驱动单元及一计数与判决单元。一N位并行数据通过该数据通路输入该串化单 元，一时钟信号通过该延迟可调的时钟通路输入该串化单元。该串化单元对该N位并行数 据进行串化处理后输出一位串行数据至该驱动单元及该计数与判决单元。该计数与判决单 元用于计算该串行数据上升沿或下降沿的数目，判断该串行数据上升沿或下降沿的数目是 否与一预先设定的正确的数目相同，及发送一用于控制延迟时间的调节信号至该延迟可调 的时钟通路，通过调节时钟信号的延迟时间来控制串化单元的串化时序。该驱动单元将串 化后的串行数据通过发送端输出。在进行正常数据传输之前，先发送一段预先设定的用于检测和调节串化单元的时 序的并行数据训练码至该数据通路。该串化单元将该训练码转换为一串行数据，作为该驱 动单元及该计数与判决单元的输入数据。由于该训练码与训练码的传输时间是预先设定 的，因此在设定的传输时间内，训练码的上升沿或下降沿的数目是固定不变的。该计数与判 决单元能够计算出在设定的时间里串行数据的上升沿或下降沿的数目，并通过发送一调节 信号对延迟可调的时钟通路进行延迟扫描，即控制其延时由大到小或由小到大变化。当时 钟信号相对于数据延时变小时，时钟信号的采样时间提前，时序出错，串化单元输出的串行 数据的上升沿或下降沿的数目变大；当时钟信号相对于数据延时变大时，时钟信号的采样 时间滞后，时序出错，串化单元输出的串行数据的上升沿或下降沿的数目变大。因为时钟 信号的采样时间提前和滞后的机率相同，所以在延迟扫描时找出出现上述两种状态的时间 后，通过计数与判决单元使得调节信号处于上述两种状态的中间态，此时的时序为最优的 采样时序，串化数据的上升沿或下降沿的数目与预先设定的正确的数目相同。请参阅图2，本发明时序纠错方法较佳实施方式包括以下步骤步骤一通过该数据通路输入预先设定的并行数据训练码，通过该延迟可调的时 钟通路输入时钟信号。步骤二 该串化单元将并行数据训练码转换为串行数据。步骤三该计数与判决单元计算串行数据在设定的时间内上升沿或下降沿的数 目，并发送用于控制时钟信号延迟时间的调节信号至该延迟可调的时钟通路。
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步骤四该计数与判决单元通过调节信号来控制时钟信号延时由大到小或由小到 大变化，当时钟信号相对于数据延时变小时，时钟信号的采样时间提前，时序出错，串化单 元输出的串行数据的上升沿或下降沿的数目变大；当时钟信号相对于数据延时变大时，时 钟信号的采样时间滞后，时序出错，串化单元输出的串行数据的上升沿或下降沿的数目变 大。因为时钟信号的采样时间提前和滞后的机率相同，所以在延迟扫描时找出出现上述两 种状态的时间后，通过计数与判决单元使得调节信号处于上述两种状态的中间态，此时的 时序为最优的采样时序，从而得到合理的串化时序，使得所述串行数据的上升沿或下降沿 的数目与预先设定的正确数目相同。步骤五数据通路接收正常传输的并行数据，并通过串化单元转化为串行数据，驱 动单元将串行数据转换为电流信号或电压信号。步骤六发送端进行正常数据的传输。请参阅图3，以二位数据串化为例，先发送一段二位并行数据的训练码，包括第一 并行数据“*#01010101#*”及第二并行数据“*#00000000#*”。当时钟信号为高电平时， 第一并行数据被选中，当时钟信号为低电平时，第二并行数据被选中。请同时参阅图3及图4，当串化单元的时序正确时，该串化单元将二位并行数据转 换为一位串行数据“###0010001000100010###*”。该串行数据的上升沿或下降沿的 数目是固定的，也就是说，每100个数据位会出现25次上升沿或下降沿。但是，由于受工艺、电源、温度等的变化影响，实际电路的时序可能出错。在 时钟通路上的时间延迟可能延长或缩短，最终导致时序出现错误。在本实施方式中， 当时间延迟延长时，即时钟滞后时，如图3与图6所示，输出的错误的串行数据为 “***#*1010010100*##*”，其中会出现50个上升沿或下降沿；当时间延迟缩短时，即时 钟提前时，如图3与图5所示，输出的错误的串行数据为“******1010010100******”，其中 会出现50个上升沿或下降沿，上升沿或下降沿的数目均为正确数目的二倍。该计数与判决单元发送一调节信号来控制延迟可调的时钟通路的延迟时间，即控 制其延时由大到小或由小到大变化。当时钟信号相对于数据延时变小时，时钟信号的采样 时间提前，时序出错，串化单元输出的串行数据的上升沿或下降沿的数目变大；当时钟信号 相对于数据延时变大时，时钟信号的采样时间滞后，时序出错，串化单元输出的串行数据的 上升沿或下降沿的数目变大。因为时钟信号的采样时间提前和滞后的机率相同，所以在延 迟扫描时找出出现上述两种状态的时间后，通过计数与判决单元使得调节信号处于上述两 种状态的中间态，此时的时序为最优的采样时序，串化数据的上升沿或下降沿的数目与预 先设定的正确的数目相同。当通过该二位并行数据的训练码将串化单元的时序调整完毕后，则可以开始进行 正常并行数据的串化与发送。本发明时序纠错系统及方法利用训练码的串化过程，检测串化时序，并进行时序 调整，从而得到合理的串化时序，在时序调整完毕后，再进行正常数据的串化和发送，有效 地解决了串化过程中的时序问题。
权利要求
1.一种时序纠错系统，用于高速串行数据传输系统中的发送端，其特征在于所述时 序纠错系统包括一接收一并行数据的数据通路、一接收一时钟信号的延迟可调的时钟通 路、一与所述数据通路及所述延迟可调的时钟通路相连并将所述并行数据转换为一串行数 据的串化单元、一用于将所述串行数据转换为一电流信号或一电压信号并输出的驱动单元 及一计数与判决单元，所述计数与判决单元计算所述串行数据上升沿或下降沿的数目，并 发送一用于调节所述时钟信号延迟时间的调节信号至所述延迟可调的时钟通路来控制所 述串化单元的时序，使得所述串行数据上升沿或下降沿的数目与一预先设定的正确数目相 同，所述串化单元的时序达到最优值。
2.如权利要求1所述的时序纠错系统，其特征在于所述串化单元采用半速时钟将所 述并行数据转换为所述串行数据，即时钟周期为数据位宽的一半。
3.如权利要求1所述的时序纠错系统，其特征在于所述并行数据通过所述数据通路 传送至所述串化单元，所述时钟信号通过所述延迟可调的时钟通路传送至所述串化单元。
4.如权利要求3所述的时序纠错系统，其特征在于所述串化单元将所述并行数据转 换为所述串行数据后，将所述串行数据传送至所述驱动单元及所述计数与判决单元。
5.一种时序纠错方法，用于高速串行数据传输系统中的一发送端，所述时序纠错方法 包括以下步骤输入一预先设定的并行数据训练码及一时钟信号；将所述并行数据训练码转换为一串行数据；计算所述串行数据在一设定的时间内上升沿或下降沿的数目；发送一用于调节所述时钟信号延迟时间的调节信号；得到合理的串化时序，使得所述串行数据的上升沿或下降沿的数目与一预先设定的正 确数目相同；及所述发送端进行正常数据的传输。
6.如权利要求5所述的时序纠错方法，其特征在于所述并行数据训练码通过一数据 通路传送至一串化单元，所述时钟信号通过一延迟可调的时钟通路传送至所述串化单元， 所述串化单元将所述并行数据训练码转换为所述串行数据。
7.如权利要求6所述的时序纠错方法，其特征在于所述方法通过一计数与判决单元 计算所述串行数据在设定的时间内上升沿或下降沿的数目，并发送用于控制所述时钟信号 延迟时间的调节信号至所述延迟可调的时钟通路。
8.如权利要求7所述的时序纠错方法，其特征在于所述方法通过以下步骤得到合理 的串化时序所述计数与判决单元通过发送所述调节信号对所述延迟可调的时钟通路进行延迟扫描；找出出现所述时钟信号的采样时间提前和滞后两种状态的时间后，通过所述计数与判 决单元使得所述调节信号处于上述两种状态的中间态。
9.如权利要求8所述的时序纠错方法，其特征在于当所述时钟信号相对于所述并行 数据训练码延时变小时，所述时钟信号的采样时间提前，时序出错，所述串行数据的上升沿 或下降沿的数目变大；当所述时钟信号相对于所述并行数据训练码延时变大时，所述时钟 信号的采样时间滞后，时序出错，所述串行数据的上升沿或下降沿的数目变大。
全文摘要
一种时序纠错系统，包括一接收一并行数据的数据通路、一接收一时钟信号的延迟可调的时钟通路、一与所述数据通路及所述延迟可调的时钟通路相连并将所述并行数据转换为一串行数据的串化单元、一用于将所述串行数据转换为一电流信号或一电压信号并输出的驱动单元及一计数与判决单元，所述计数与判决单元计算所述串行数据上升沿或下降沿的数目，并发送一用于调节所述时钟信号延迟时间的调节信号至所述延迟可调的时钟通路来控制所述串化单元的时序，使得所述串行数据上升沿或下降沿的数目与一预先设定的正确数目相同，所述串化单元的时序达到最优值。本发明还进一步提供了一种时序纠错方法。本发明有效地解决了串化过程中的时序问题。
文档编号H04L1/24GK102064927SQ201010288369
公开日2011年5月18日 申请日期2010年9月21日 优先权日2010年9月21日
发明者吴召雷, 武国胜 申请人:四川和芯微电子股份有限公司