专利名称：一种逻辑信号同步及合成的方法和系统的制作方法
技术领域：
本发明涉及逆变器控制技术领域，特别涉及一种逻辑信号同步及合成的方法同步及合成的方法和系统。
背景技术：
不间断电源(UPS, uninter ruptible power system)用于当系统断电时为系统提供不间断的电源。UPS主要由整流器、蓄电池、逆变器和静态开关等几部分组成。为了增大UPS的带负载能力，常将多个逆变器的交流输出端并联在一起为负载供电。如果其中一个逆变器或其他模块故障时，并联的其他正常的模块可以继续工作，从而为负载供电。由于逆变器是并联在一起为负载供电的，因此需要并联的各个逆变器的行为保持一致。这种行为的一致主要为两个方面第一，逻辑行为一致；第二，性能一致。逻辑行为是指各个模块在特定工况或输入条件下，其仲裁或决定的输出模式，例如，仲裁输出模式是逆变器供电还是旁路供电、或者逆变器和旁路均不供电。如果有一个模块的逻辑行为为逆变器侧供电，而另外模块的逻辑行为是旁路供电，如果这种不一致的逻辑行为不进行协调，将会出现逆变器与旁路(可能为电网)直接相连的情况。如果逆变器和旁路的电压信息不同，则会损坏逆变器或旁路中的器件，甚至导致系统崩溃或瘫痪。因此，需要对并机系统中的各个模块的逻辑行为进行管理，进而产生并联系统的逻辑信号。现有技术中可以通过CAN总线来传输逻辑信号，但是CAN总线传输逻辑信号受并机成员数量的限制。因为并联系统的各个成员的逻辑信号均需要在CAN总线上进行更新，这样当并联系统的成员数量较多时，更新一次需要的时间也较长，因此，许多需要及时响应的状态无法实现切换。现有技术中还可以通过硬件传输逻辑信号，这样可以发挥逻辑信号传输可靠，响应时间短的优点。但是逻辑信号的硬件涉及到信号同步问题，通常需要复杂的逻辑可编程门阵列(CPLD或FPGA)来实现。复杂的硬件系统造成成本太高。
发明内容
本发明要解决的技术问题是提供一种逻辑信号同步及合成的方法和系统，既可以保证逻辑信号的实时性，又可以降低硬件成本。本发明提供一种逻辑信号同步及合成的方法，包括以下步骤并联系统中的主机发送周期中断信号给所有从机，以使主机的周期中断信号与所有从机的周期中断信号同步；当并联系统中主机的周期中断信号和所有从机的周期中断信号同步时，主机向所有从机发送逻辑同步信号，以使主机和从机的帧头同步；当主机和从机的帧头同步后，主机和所有从机均发送逻辑串行信号进行逻辑与；
所述主机和从机接收所述逻辑串行信号的逻辑与的结果，对所述结果进行逻辑分析，获得并联系统的综合逻辑信号并进行同步。优选地，主机向所有从机发送逻辑同步信号，以使主机和从机的帧头同步，具体为主机向所有从机发送预定中断周期的逻辑同步信号；当逻辑同步信号发送完毕的下一个中断周期中，主机和所有从机检测到逻辑同步信号发送完毕标志；检测到发送完毕标志的下一个中断周期中，主机和从机的帧头同步。优选地，所述主机和所有从机均发送逻辑串行信号进行逻辑与，具体为所述主机和所有从机均发送逻辑串行信号至自身对应的线与芯片或者至自身对应的线或芯片； 所述线与芯片或者线或芯片对所有的逻辑串行信号进行逻辑与后输出逻辑与的结果。优选地，当并联系统中的主机和从机均包括主处理器和协处理器时，主机主处理器发送与所述主机主处理器的周期中断信号同步的矩形波信号给主机协处理器和所有从机协处理器，以使所有协处理器的周期中断信号与主机主处理器的周期中断信号一致；当所有协处理器的周期中断信号与主机主处理器的周期中断信号一致时，主机协处理器向所有从机协处理器发送逻辑同步信号，以使主机协处理器和从机协处理器的帧头同步；当主机协处理器和从机协处理器帧头同步后，主机协处理器和所有从机协处理器均发送逻辑串行信号进行逻辑与；所述主机协处理器和从机协处理器接受所述逻辑串行信号的逻辑与的结果，对所述结果进行逻辑分析，获得并联系统的综合逻辑信号进行同步。优选地，所述主处理器的周期中断信号为PWM中断信号或定时器中断信号。本发明还提供一种逻辑信号同步及合成的系统，应用于包括主机、第一逻辑与装置和至少一个从机的并联系统；所述主机，用于向所有从机发送周期中断信号；当主机和从机的周期中断信号同步后，还用于向所有从机发送逻辑同步信号；当主机和从机的帧头同步后，所述主机用于发送逻辑串行信号至所述逻辑与装置；所述从机，用于根据所述主机发送的周期中断信号使自身的周期中断信号与主机的周期中断信号同步；根据所述主机发送的逻辑同步信号使自身的帧头与主机的帧头同步；当主机和从机的帧头同步后，所述从机发送逻辑串行信号至所述第一逻辑与装置；所述第一逻辑与装置，用于对接收的所有逻辑串行信号进行逻辑与，将逻辑与的结果发送给所述主机和所有从机；所述主机和所有从机均对所述逻辑与的结果进行逻辑分析，获得并联系统的综合逻辑信号并进行同步。优选地，所述主机包括逻辑同步信号发送单元，用于向所有从机发送预定中断周期的所述逻辑同步信号。优选地，每个从机包括逻辑同步信号接收单元、检测单元和帧头同步单元；所述逻辑同步信号接收单元，用于接收主机发送的逻辑同步信号；
所述检测单元，用于当所述逻辑同步信号发送完毕的下一个中断周期中，用于检测逻辑同步信号发送完毕标志；所述帧头同步单元，当所述检测单元检测到逻辑同步信号发送完毕标志以后，用于将从机的帧头与主机的帧头同步。优选地，所述逻辑与装置为线与芯片，或者，线或芯片。优选地，还包括第二逻辑与装置；所述主机和所有从机均包括主处理器和协处理器；所述主机主处理器，用于向主机协处理器和所有从机协处理器发送与主机主处理器的周期中断信号同步的矩形波信号，以使所有协处理器的周期中断信号与主机主处理器的周期中断信号一致；所述主机协处理器，当所有协处理器周期中断信号与主机主处理器的周期中断信 号一致后，用于向所有从机协处理器发送逻辑同步信号；当帧头同步后，用于向第二逻辑与装置发送逻辑串行信号；所述从机协处理器，当帧头同步后，用于向第二逻辑与装置发送逻辑串行信号；所述第二逻辑与装置，用于将主机协处理器发送的逻辑串行信号和从机协处理器发送的逻辑串行信号进行逻辑与，并将逻辑与的结果发送给主机协处理器和从机协处理器； 所述主机协处理器和从机协处理器对所述逻辑与的结果进行逻辑分析，获得并联系统的综合逻辑信号并进行同步。优选地，所述主处理器的周期中断信号为PWM中断信号或定时器中断信号。与现有技术相比，本发明具有以下优点本实施例提供的逻辑信号同步及合成的方法和系统，首先利用主机的周期中断信号，将并联系统中的所有成员的中断信号同步，在中断信号同步下，利用主机发送逻辑串行信号给所有从机进行所有成员的帧头同步，这样在中断信号和帧头同步的前提下，所有成员便可以进行逻辑信号的同步收发，实现并联系统的逻辑信号的同步。由于本发明提供的逻辑信号同步方法既没有利用CAN总线，又没有利用复杂的硬件可编程逻辑门阵列，而是利用了并联系统自身的资源和简单的线与芯片或者线或芯片实现了整个系统的逻辑信号的同步，既能保证系统的实时性又能降低成本。
图I是本发明提供的不间断电源中逻辑信号同步及合成的方法实施例一流程图；图2是本发明提供的并联系统的示意图；图3是本发明实施例一提供的主要信号的波形图；图4是本发明提供的带有冗余功能的逻辑信号同步的并联系统的示意图；图5是图4对应的各个信号的波形图；图6是本发明提供的逻辑信号同步及合成的系统实施例一示意图；图7是本发明提供的主机的示意图；图8是本发明提供的从机的示意图；图9是本发明提供的系统实施例二示意图。
具体实施例方式为了使本领域技术人员能够更好地理解和实施本发明，下面首先介绍几个技术术语。并联系统，是指多个成员并联在一起的系统，其中有一个成员为主机，其他成员为从机。逻辑信号的冗余是指，并联系统中逻辑信号的传输有两路，两路互为备份，当其中
一路出现问题时，另外一路照常进行工作。为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。参见图1，该图为本发明提供的不间断电源中逻辑信号同步及合成的方法实施例
一流程图。本实施例提供的不间断电源中逻辑信号同步及合成的方法，包括以下步骤SlOl :并联系统中的主机发送周期中断信号给所有从机，以使主机的周期中断信号与所有从机的周期中断信号同步；一个并联系统中只有一路高频同步信号，该高频同步信号由主机来产生。主机的高频同步信号将并联系统中所有的周期中断信号进行同步，这样整个UPS系统中的周期中断产生的时刻就可以保持一致。S102:当并联系统中主机的周期中断信号和所有从机的周期中断信号同步时，主机向所有从机发送逻辑同步信号，以使主机和从机的帧头同步；在一致的周期中断中，主机通过发送逻辑同步信号，使所有从机的帧头与自己的帧头保持一致。为后续逻辑串行信号的线与或者线或做准备。S103 :当主机和从机的帧头同步后，当主机和从机的帧头同步后，主机和所有从机均发送逻辑串行信号进行逻辑与；S104:所述主机和从机接收所述逻辑串行信号的逻辑与的结果，对所述结果进行逻辑分析，获得并联系统的综合逻辑信号。对并联系统中的所有成员(主机和从机)的逻辑串行信号进行逻辑“与”，将逻辑“与”的结果发送给每个成员。本实施例提供的逻辑信号同步及合成方法，首先利用主机的周期中断信号，将并联系统中的所有成员的中断信号同步，在中断信号同步下，利用主机发送逻辑串行信号给所有从机进行所有成员的帧头同步，这样在中断信号和帧头同步的前提下，所有成员便可以进行逻辑信号的同步收发，实现并联系统的逻辑信号的同步。由于本发明提供的逻辑信号同步方法既没有利用CAN总线，又没有利用复杂的硬件可编程逻辑门阵列，而是利用了并联系统自身的资源和简单的线与芯片或者线或芯片实现了整个系统的逻辑信号的同步，既能保证系统的实时性又能降低成本。下面结合图2和图3对本发明的逻辑信号同步及合成方法进行详细的介绍。参见图2，该图为本发明提供的并联系统的示意图。图2中以并联系统中包括三个成员，分别为主机A、第一从机B和第二从机C为例进行介绍。
可以理解的是，并联系统中可以包括一个主机和至少一个从机，在本发明中不具体限定并联系统中的成员个数，其他多个从机和工作原理与一个从机的工作原理相同，在此不一一列举。每个成员对应一个控制器，分别为主机控制器Al、第一从机控制器BI和第二从机控制器B2。本实施例中应用每个成员的三个IO 口，其中主机A的SYN-M-I用于发送逻辑同步信号，第一从机B的SYN-Sl-I和第二从机C的SYN-S2-1 口用于接收主机A的SYN-M-I发送的逻辑同步信号。其中，主机A的0UT-M-1、第一从机B的0UT_S1_1、第二从机C的0UT_S2_1均用于发送逻辑串行信号。 本实施例中，所述主机和所有从机均发送逻辑串行信号进行逻辑与，具体为所述主机和所有从机均发送逻辑串行信号至自身对应的线与芯片或者至自身对应的线或芯片；所述线与芯片或者线或芯片对所述逻辑串行信号进行逻辑与后输出逻辑与的结果。如图2所示，每个成员对应一个线与芯片。所有线与芯片的S_H连接在一起，所有线与芯片的S_L连接在一起。所有线与芯片能够将各个线与芯片的TX接收的信号进行逻辑与，然后将逻辑与的结果通过各自的RX输出。主机线与芯片A2的TX、RX分别连接主机A的0UT_M_1、IN-M-I ；第一从机线与芯片B2的TX、RX分别连接第一从机B的0UT-S1-1、IN-Sl-I ；第二从机线与芯片C2的TX、RX分别连接第二从机C的0UT-S2-1、IN-S2-1 ；第一从机B的SYN-Sl-I和第二从机C的SYN_S2_1均连接主机A的SYN_M_1。可以理解的是，逻辑与的结果也可以通过线或芯片来实现。下面结合主要信号的波形图来分析本发明是如何实现逻辑信号的同步的。参见图3，该图为本发明实施例一提供的主要信号的波形图。本实施例中主机向所有从机发送逻辑同步信号，以使主机和从机的帧头同步，具体为主机向所有从机发送预定中断周期的逻辑同步信号；其中预定中断周期可以根据需要设定，例如预定中断周期为四个或五个均可。当逻辑同步信号发送完毕的下一个中断周期中，主机和所有从机检测到逻辑同步信号发送完毕标志；检测到发送完毕标志的下一个中断周期中，主机和从机的帧头同步。其中，主机和所有从机检测到逻辑同步信号发送完毕标志是通过软件程序来实现的。下面结合图3来具体介绍逻辑信号的同步。图3中仅以主机和第一从机来介绍。其中EPWM是主机发送的高频同步信号，EPWM作为周期中断信号给所有从机，以使主机的周期中断信号与所有从机的周期中断信号同步。本实施例中EPWM是三角波脉冲信号，也可以为其他脉冲信号,例如方波信号,用于产生定时中断。首先，主机向从机发送的逻辑同步信号SYN-M为两个中断周期(tl和t2)的高电平的，然后是两个中断周期(t3和t4)的低电平。可以理解的是主机的SYN-M具体发送高电平还是低电平，以及高电平和低电平的中断周期个数可以根据需要设定，在此仅举例说明，不做具体限定。然后，主机的SYN-M保持一个中断周期(t5)的低电平不变，该低电平表示逻辑同步信号发送完毕标志。此时，主机和从机保持帧头同步。从确认帧头同步的下一个中断周期(t6)开始主机和从机开始发送逻辑串行信号。如图3所示，t6内，0UT-S1-1和0UT_M_1均是低电平，因此，IN_M_1和IN_S1_1也是低电平。t7内，0UT-S1-1和0UT-M-1均是高电平，因此，IN-M-I和IN-Sl-I均是高电平。t8内，0UT-S1-1和0UT-M-1均是低电平，因此，IN-M-I和IN-Sl-I均是低电平。需要说明的是，以上实施例提供的是在并联系统中主机和从机进行逻辑信号同步及合成的方法，另外，本方法还可以进行逻辑信号同步的冗余。即在图2的基础上，另外再有一套与图2完全相同的结构即可，目前图2中利用了主机的三个IO 口、从机的三个IO 口，同理可以增加一倍IO 口，实现冗余。当逻辑信号同步的这套系统出现故障时，可以利用冗余的另一套进行逻辑信号同步，其工作原理与图3中的相同，在此不再赘述。下面介绍当并联系统中的主机和从机均具有协处理器时，利用主处理器和协处理器分别来实现冗余的两套控制的方法。当并联系统中的主机和从机均包括主处理器和协处理器时，主机主处理器发送与所述主机主处理器的周期中断信号同步的矩形波信号给主机协处理器和所有从机协处理器，以使所有从机协处理器的周期中断信号与主机主处理器的周期中断信号一致；主机主处理器发送矩形波信号给所有从机协处理器的同时，发送给主机协处理器，这样便可以保证所有协处理器(包括主机协处理器和从机协处理器)的周期中断信号与主机主处理器的周期中断信号均保持同步。当所有协处理器的周期中断信号与主机主处理器的周期中断信号一致时，主机协处理器向所有从机协处理器发送逻辑同步信号，以使主机协处理器和从机协处理器的帧头同步；当主机协处理器和从机协处理器帧头同步后，主机协处理器和所有从机协处理器均发送逻辑串行信号进行逻辑与；所述主机协处理器和从机协处理器接受所述逻辑串行信号的逻辑与的结果，对所述结果进行逻辑分析，获得并联系统的综合逻辑信号。需要说明的是，主机主处理器发送给所有协处理器的矩形波信号还有一个作用是为了启动协处理器进行工作，例如协处理器的帧头同步、发送逻辑同步信号、发送逻辑串行信号等。所有协处理器的周期中断信号体现为所有协处理器进行这些具体工作的时序，是为了描述方便虚拟出来的时序信号。具体可以参见图4，该图为本发明提供的带有冗余功能的逻辑信号同步的并联系统的示意图。由于图3已经详细介绍了一套逻辑信号同步的工作原理，下面仅介绍利用并联系、统中每个成员的协处理器完成的逻辑信号同步的部分。下面继续以一个主机和两个从机为例进行介绍。由于该冗余方法要求主机和从机均具有主处理器和协处理器，因此，为了区别，分别称为主机主处理器和主机协处理器、从机主处理器和从机协处理器。由于主机主处理器和从机主处理器实现逻辑信号同步的过程结合图3进行了详细的介绍，在此不再赘述，仅介绍协处理器进行逻辑信号冗余的部分。主机A的主处理器发送与所述主机A的主处理器的周期中断信号同步的矩形波信号CLA-SYN-M给主机A的协处理器和第一从机B的协处理器以及第二从机C的协处理器，以使主机A的协处理器、第一从机B的协处理器和第二从机C的协处理器的周期中断信号均与主机A的主处理器的周期中断信号一致；当主机A的协处理器的周期中断信号、第一从机B和第二从机C的协处理器的周期中断信号均与主机A的主处理器的周期中断信号一致时，主机A的协处理器向第一从机 B和第二从机C的协处理器分别发送逻辑同步信号SYN-M-2，以使主机A的协处理器和第一从机B和第二从机C的协处理器的帧头同步；当第一从机B和第二从机C协处理器和主机A的协处理器帧头同步后，主机A的协处理器向主机第一线与芯片A3发送逻辑串行信号0UT-M-2 ;第一从机B的协处理器向第一从机第一线与芯片B3发送逻辑串行信号0UT-S1-2 ;第二从机C的协处理器向第二从机第一线与芯片C3发送逻辑串行信号0UT-S2-2。A3、B3和C3将0UT-M-2、OUT-SI-2和0UT-S2-2进行逻辑与，A3将逻辑与的结果发送给A的IN-M-2 ；B3将逻辑与的结果发送给B的IN-SI-2 ；C3将逻辑与的结果发送给C的 IN-S2-2。A的协处理器和B、C的协处理器对逻辑与的结果进行逻辑分析，获得并联系统的综合逻辑信号进行同步。本实施例中，并联系统中的各个成员之间的逻辑信号同步是通过主处理器进行一套同步，同时协处理器进行一套同步，这样两套同步构成冗余，当其中一套出现故障时，使用另一套实现同步。参见图5，该图为图4对应的各个信号的波形图。需要说明的是，图5与图3的区别是增加了矩形波信号CLA-SYN-M，其他信号与图3中的信号的作用相同，在此不再赘述。矩形波信号CLA-SYN-M的作用是为了实现A的协处理器、A的主处理器、B的协处理器和C的协处理器的周期中断信号保持同步。本发明实施例提供的逻辑信号同步方法，不仅对并联系统中的各个成员之间进行了逻辑信号的同步，而且，还对逻辑信号同步的过程进行冗余，这样可以更有效地保证各个成员之间的逻辑信号保持同步。基于上述逻辑信号同步及合成的方法，本发明还提供了逻辑信号同步及合成的系统，下面结合具体实施例来详细说明其组成部分。参见图6，该图为本发明提供的逻辑信号同步及合成的系统实施例一示意图。本发明提供的逻辑信号同步及合成的系统，应用于包括主机A、第一逻辑与装置D和至少一个从机的并联系统；
本实施例中以一个主机A、两个从机(第一从机B和第二从机C)为例进行介绍。所述主机A，用于向所有从机(第一从机B和第二从机C)发送周期中断信号；当主机和从机的周期中断信号同步后，还用于向所有从机发送逻辑同步信号；当主机和从机的帧头同步后，所述主机用于发送逻辑串行信号至所述第一逻辑与装置D ；所述从机(第一从机B和第二从机C)，用于根据所述主机发送的周期中断信号使自身的周期中断信号与主机的周期中断信号同步；根据所述主机发送的逻辑同步信号使自身的帧头与主机的帧头同步；当主机和从机的帧头同步后，所述从机发送逻辑串行信号至所述第一逻辑与装置D ； 所述第一逻辑与装置D，用于对接收的所有逻辑串行信号进行逻辑与，将逻辑与的结果发送给所述主机和所有从机；需要说明的是，所述第一逻辑与装置D可以由线与芯片，或者，线或芯片来实现。当所述第一逻辑与装置D为线与芯片时，具体为与并联系统中的成员个数相同的线与芯片，例如在图6所示的并联系统中，包括一个主机和两个从机(共三个成员)，则对应的第一逻辑与装置为三个线与芯片，用于分别与每个成员对应。所述主机A和所有从机(第一从机B和第二从机C)均对所述逻辑与的结果进行逻辑分析，获得并联系统的综合逻辑信号并进行同步。该并联系统可以为不间断电源中的多个并联的逆变器。本实施例提供的逻辑信号同步及合成的系统，首先利用主机A的周期中断信号，将并联系统中的所有成员的中断信号同步，在中断信号同步下，利用主机发送逻辑串行信号给所有从机进行所有成员的帧头同步，这样在中断信号和帧头同步的前提下，所有成员便可以进行逻辑信号的同步收发，实现并联系统的逻辑信号的同步。由于本发明提供的逻辑信号同步方法既没有利用CAN总线，又没有利用复杂的硬件可编程逻辑门阵列，而是利用了并联系统自身的资源和简单的线与芯片或者线或芯片实现了整个系统的逻辑信号的同步，既能保证系统的实时性又能降低成本。需要说明的是，本实施例提供的系统可以进行逻辑信号同步的冗余，只需要再添加对应的逻辑与装置即可，冗余的实现可以有两种，一种是以图2中的结构为基础再添加同样的信号即可，另一种是当并联系统中的每个成员具有主处理器和协处理器时，由主处理器完成一套，由协处理器完成一套，两套形成冗余，如图4所示。参见图7，该图为本发明提供的主机的示意图。本实施例提供的主机包括周期中断信号发送单元701、逻辑同步信号发送单元702、逻辑串行信号发送单元703、逻辑与结果接收单元704。逻辑同步信号发送单元702，用于向所有从机发送预定中断周期的所述逻辑同步信号。逻辑串行信号发送单元703，用于向逻辑与装置发送逻辑串行信号。逻辑与结果接收单元704，用于接收逻辑与装置发送的逻辑与结果。参见图8，该图为本发明提供的从机的示意图。每个从机包括逻辑同步信号接收单元801、检测单元802和帧头同步单元803 ；检测单元802，用于当所述逻辑同步信号发送完毕的下一个中断周期中，用于检测到逻辑同步信号发送完毕标志；
帧头同步单元803，当所述检测单元检测到逻辑同步信号发送完毕标志以后，用于将从机的帧头与主机的帧头同步。下面介绍该系统中对于逻辑同步信号进行冗余的工作原理。需要说明的是，以图6所示的系统也可以实现逻辑同步信号的冗余，只是主机和从机目前的信号均发送两套即可，只需要再增加一个逻辑与装置。这种情况不再具体赘述，其工作原理与图6所示的相同。下面仅介绍利用系统中每个成员的主处理器和协处理器分别来完成一套逻辑信号同步，当其中一套出现故障时，切换到另一套工作。参见图9，该图为本发明提供的系统实施例二示意图。本实施例中还是以一个主机和两个从机为例进行介绍。所述主机和所有从机均包括主处理器和协处理器；
主机的主处理器All，用于向主机协处理器A12和所有从机协处理器(第一从机协处理器B12和第二从机协处理器C12)发送与主机主处理器All的周期中断信号同步的矩形波信号，以使所有协处理器的周期中断信号与主机主处理器All的周期中断信号一致；由于主机主处理器All发送的矩形波信号发送给所有从机协处理器的同时，发送给主机自己的协处理器，这样便可以保证所有协处理器的周期中断信号与主机主处理器的周期中断信号均保持同步。因此，矩形波信号的作用是为了实现主机协处理器A12、主机主处理器All和从机协处理器的周期中断信号均保持同步。主机协处理器A12向所有从机协处理器(第一从机协处理器B12和第二从机协处理器C12)发送逻辑同步信号，以使主机协处理器A12和从机协处理器(第一从机协处理器B12和第二从机协处理器C12)的帧头同步；当主机协处理器A12和从机协处理器(第一从机协处理器B12和第二从机协处理器C12)帧头同步后，主机协处理器A12和所有从机协处理器(第一从机协处理器B12和第二从机协处理器C12)均发送逻辑串行信号至第二逻辑与装置E ；所述第二逻辑与装置E，用于将主机协处理器A12发送的逻辑串行信号和从机协处理器(第一从机协处理器B12和第二从机协处理器C12)发送的逻辑串行信号进行逻辑与，并将逻辑与的结果发送给主机协处理器A12和从机协处理器(第一从机协处理器B12和第二从机协处理器C12)；所述主机协处理器A12和从机协处理器(第一从机协处理器B12和第二从机协处理器C12)接受所述逻辑串行信号的逻辑与的结果，对所述结果进行逻辑分析，获得并联系统的综合逻辑信号并进行同步。需要说明的是，所述主处理器的周期中断信号为PWM中断信号或定时器中断信号。在本实施例中，各个协处理器完成一套逻辑信号同步，各个主处理器完成一套逻辑信号同步，两套构成逻辑信号同步的冗余。其中主机主处理器All、第一从机主处理器Bll和第二从机主处理器Cll的工作原理与图6中所示架构的工作原理相同，在此不再赘述。需要说明的是，第二逻辑与装置E也可以为与主机和从机一一对应的线与芯片或者线或芯片。
本实施例提供的系统，不但可以完成并联系统中主机和各个从机的逻辑信号的同步，而且可以完成逻辑信号同步的冗余。以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容 ，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
权利要求
1.一种逻辑信号同步及合成的方法，其特征在于，包括以下步骤 并联系统中的主机发送周期中断信号给所有从机，以使主机的周期中断信号与所有从机的周期中断信号同步； 当并联系统中主机的周期中断信号和所有从机的周期中断信号同步时，主机向所有从机发送逻辑同步信号，以使主 机和从机的帧头同步； 当主机和从机的帧头同步后，主机和所有从机均发送逻辑串行信号进行逻辑与；所述主机和从机接收所述逻辑串行信号的逻辑与的结果，对所述结果进行逻辑分析，获得并联系统的综合逻辑信号并进行同步。
2.根据权利要求I所述的方法，其特征在于，主机向所有从机发送逻辑同步信号，以使主机和从机的帧头同步,具体为 主机向所有从机发送预定中断周期的逻辑同步信号；当逻辑同步信号发送完毕的下一个中断周期中，主机和所有从机检测到逻辑同步信号发送完毕标志；检测到发送完毕标志的下一个中断周期中，主机和从机的帧头同步。
3.根据权利要求I或2所述的方法，其特征在于，所述主机和所有从机均发送逻辑串行信号进行逻辑与，具体为 所述主机和所有从机均发送逻辑串行信号至自身对应的线与芯片或者至自身对应的线或芯片； 所述线与芯片或者线或芯片对所有的逻辑串行信号进行逻辑与后输出逻辑与的结果。
4.根据权利要求I所述的方法,其特征在于，当并联系统中的主机和从机均包括主处理器和协处理器时，主机主处理器发送与所述主机主处理器的周期中断信号同步的矩形波信号给主机协处理器和所有从机协处理器，以使所有协处理器的周期中断信号与主机主处理器的周期中断信号一致； 当所有协处理器的周期中断信号与主机主处理器的周期中断信号一致时，主机协处理器向所有从机协处理器发送逻辑同步信号，以使主机协处理器和从机协处理器的帧头同I K少; 当主机协处理器和从机协处理器帧头同步后，主机协处理器和所有从机协处理器均发送逻辑串行信号进行逻辑与； 所述主机协处理器和从机协处理器接受所述逻辑串行信号的逻辑与的结果，对所述结果进行逻辑分析，获得并联系统的综合逻辑信号进行同步。
5.根据权利要求4所述的方法，其特征在于，所述主处理器的周期中断信号为PWM中断信号或定时器中断信号。
6.一种逻辑信号同步及合成的系统，其特征在于，应用于包括主机、第一逻辑与装置和至少一个从机的并联系统； 所述主机，用于向所有从机发送周期中断信号；当主机和从机的周期中断信号同步后，还用于向所有从机发送逻辑同步信号；当主机和从机的帧头同步后，所述主机用于发送逻辑串行信号至所述逻辑与装置； 所述从机，用于根据所述主机发送的周期中断信号使自身的周期中断信号与主机的周期中断信号同步；根据所述主机发送的逻辑同步信号使自身的帧头与主机的帧头同步；当主机和从机的帧头同步后，所述从机发送逻辑串行信号至所述第一逻辑与装置；所述第一逻辑与装置，用于对接收的所有逻辑串行信号进行逻辑与，将逻辑与的结果发送给所述主机和所有从机； 所述主机和所有从机均对所述逻辑与的结果进行逻辑分析，获得并联系统的综合逻辑信号并进行同步。
7.根据权利要求6所述的系统，其特征在于，所述主机包括逻辑同步信号发送单元，用于向所有从机发送预定中断周期的所述逻辑同步信号。
8.根据权利要求7所述的系统，其特征在于，每个从机包括逻辑同步信号接收单元、检测单元和帧头同步单元； 所述逻辑同步信号接收单元，用于接收主机发送的逻辑同步信号； 所述检测单元，用于当所述逻辑同步信号发送完毕的下一个中断周期中，用于检测逻 辑同步信号发送完毕标志； 所述帧头同步单元，当所述检测单元检测到逻辑同步信号发送完毕标志以后，用于将从机的帧头与主机的帧头同步。
9.根据权利要求6所述的系统，其特征在于，所述逻辑与装置为线与芯片，或者，线或芯片。
10.根据权利要求6所述的系统，其特征在于，还包括第二逻辑与装置；所述主机和所有从机均包括主处理器和协处理器； 所述主机主处理器，用于向主机协处理器和所有从机协处理器发送与主机主处理器的周期中断信号同步的矩形波信号，以使所有协处理器的周期中断信号与主机主处理器的周期中断信号一致； 所述主机协处理器，当所有协处理器周期中断信号与主机主处理器的周期中断信号一致后，用于向所有从机协处理器发送逻辑同步信号；当帧头同步后，用于向第二逻辑与装置发送逻辑串行信号； 所述从机协处理器，当帧头同步后，用于向第二逻辑与装置发送逻辑串行信号； 所述第二逻辑与装置，用于将主机协处理器发送的逻辑串行信号和从机协处理器发送的逻辑串行信号进行逻辑与，并将逻辑与的结果发送给主机协处理器和从机协处理器；所述主机协处理器和从机协处理器对所述逻辑与的结果进行逻辑分析，获得并联系统的综合逻辑信号并进行同步。
11.根据权利要求10所述的系统，其特征在于，所述主处理器的周期中断信号为PWM中断信号或定时器中断信号。
全文摘要
本发明提供一种逻辑信号同步及合成的方法和系统，方法包括首先利用主机的周期中断信号，将并联系统中的所有成员的中断信号同步，在中断信号同步下，利用主机发送逻辑串行信号给所有从机进行所有成员的帧头同步，这样在中断信号和帧头同步的前提下，所有成员便可以进行逻辑信号的同步收发，实现并联系统的逻辑信号的同步。由于本发明提供的逻辑信号同步方法既没有利用CAN总线，又没有利用复杂的硬件可编程逻辑门阵列，而是利用了并联系统自身的资源和简单的线与芯片或者线或芯片实现了整个系统的逻辑信号的同步，既能保证系统的实时性又能降低成本。
文档编号H04L7/00GK102739385SQ20111008208
公开日2012年10月17日 申请日期2011年3月31日 优先权日2011年3月31日
发明者李德军 申请人:力博特公司