专利名称：Cmmb比特解交织装置及方法
技术领域：
本发明涉及数字通信中的CMMB(中国移动多媒体广播电视)无线接收机领域，尤其是涉及一种CMMB比特解交织装置。本发明还涉及一种CMMB比特解交织方法。
背景技术：
中国移动多媒体广播电视(CMMB)标准是中国国家广电总局于2006年10月颁布的中国移动多媒体广播行业标准，该标准于2006年11月I日起正式实施。CMMB标准充分考虑到移动多媒体广播业务的特点，针对手持设备接收灵敏度要求高，移动性和电池供电的特点，采用最先进的信道纠错编码和正交频分复用(OFDM)调制技术，提高了抗干扰能力和对移动性的支持，采用最先进的低密度奇偶校验码(LDPC)信道纠错编码，提高了抗干扰能力和对移动性的支持，采用时隙节电技术来降低终端功耗，提高终端续航能力。在CMMB的系统构成中，CMMB信号主要由S波段卫星覆盖网络和U波段地面覆盖网络实现信号覆盖。S波段卫星覆盖网络广播信道用于直接接收，Ku波段上行，S波段下行。分发信道用于地面增补转发接收，Ku波段上行，Ku波段下行，由地面增补网络转发器转为S波段发送到CMMB终端。为实现城市人口密集区域移动多媒体广播电视信号的有效覆盖，采用U波段地面无线发射构建城市U波段地面覆盖网络。在移动通信这种变参信道上，比特差错经常是成串发生的。这是由于持续较长的深衰落谷点会影响到相继一串的比特。然而，信道编码仅在检测和校正单个差错和不太长的差错串时才有效。为了解决这一问题，希望能找到把一条消息中的相继比特分散开的方法，即一条消息中的相继比特以非相继方式被发送。这样，在传输过程中即使发生了成串差错，恢复成一条相继比特串的消息时，差错也就变成单个(或长度很短)，这时再用信道编码纠错功能纠正差错，恢复原消息。这`种方法就是交织技术。交织技术可打乱码字比特之间的相关性，将信道中传输过程中的成群突发错误转换为随机错误，从而提高整个通信系统的可靠性。交织编码根据交织方式的不同，可分为线性交织、卷积交织和伪随机交织。其中线性交织编码是一种比较常见的形式。所谓线性交织编码器，是指把纠错编码器输出信号均匀分成m个码组，每个码组由η段数据构成，这样就构成一个nXm的矩阵。这里把这个矩阵称为交织矩阵。数据以an，a12，...，aln，a21，&22，...，3.2η ...，^ij ...，&mi，&m2，...，^mn (i l，2，...，ITl;j I，2，...，Γ )白勺)頓3 父织矩阵，父织处理后以 <3-11 3-21,... ^rnl, <3 2 , ^22 ,... am2，... ... 的顺序从父织矩阵中送出，这样就完成对数据的交织编码。当然，还可以按照其他顺序从交织矩阵中读出数据，不管采用哪种方式，其最终目的都是把输入数据的次序打乱。CMMB标准中的比特交织器采用Mb X Ib的块状线性交织器，如图1所示，其中，Mb表示块状线性交织器的总行数，Ib表示块状线性交织器的总列数。其输入数据是LDPC编码后的二进制序列。LDPC编码后的二进制序列按照从上到下的顺序依次写入块状线性交织器的每一行，直至填满整个块状线性交织器，再从左到右依次读出。解交织器的解交织操作是交织的逆过程，送入解交织器的数据按照从左到右的顺序依次写入块状线性交织器的每一行，直至填满整个块状线性交织器，再从上到下依次读出。从解交织器读出的数据送到LDPC解码器，用来LDPC译码。
发明内容
本发明要解决的技术问题是提供一种CMMB比特解交织装置，能够减少硬件开销，节省大量的LDPC译码器的译码时间，提高LDPC译码器的工作效率；为此，本发明还要提供一种CMMB比特解交织方法。为解决上述技术问题，本发明的CMMB比特解交织装置，包括:一输入序列缓冲器，用于输入数据的缓存并构造写入单口 RAM阵列的数据格式；一单口 RAM阵列，用于存储所述输入序列缓冲器输出的数据，且为输出向量缓冲器提供所需的数据；一输出向量缓冲器，用于缓存所述单口 RAM阵列输出的解交织后的数据；按照低密度奇偶校验码LDPC译码器并行度和工作所要求的数据格式，将缓存的数据构造成低密度奇偶校验码LDPC译码器所需的输入向量格式，为低密度奇偶校验码LDPC译码器提供所需的待译码数据；一 RAM地址生成器，用于生成向所述单口 RAM阵列写入数据或从该单口 RAM阵列读出数据时所需的对应的地址；一控制器，控制整个CMMB比特解交织装置和该装置各组成部件的工作。本发明的CMMB比特解交织方法，包括如下步骤:步骤1、在控制器的控制下，将输入数据输入到输入序列缓冲器，并在该输入序列缓冲器中构造写入单口 RAM阵列的数据格式；步骤2、在控制器的控制下，RAM地址生成器生成所述单口 RAM阵列的写入地址，在一个时隙内，按照(MbXIb)/5间隔，将所述输入序列缓冲器的输出数据写入所述单口 RAM阵列；步骤3、在填满所述单口 RAM阵列的Mb X Ib的空间后，根据LDPC译码器的要求，在控制器的控制下，所述RAM地址生成器生成单口 RAM阵列向输出向量缓冲器输出数据的地址，所述单口 RAM阵列将输出数据送入输出向量缓冲器缓存，输出顺序为依次输出；按照低密度奇偶校验码LDPC译码器并行度和工作所要求的数据格式，所述输出向量缓冲器将缓存的数据构造成低密度奇偶校验码LDPC译码器所需的输入向量格式，为低密度奇偶校验码LDPC译码器提供所需的待译码数据。本发明采用单口 RAM阵列，其存储容量可以达到1.02 X (MbXIb) Xwidth比特位，与采用(MbXIb) Xwidth比特位的双口 RAM，以及采用两块(MbXIb) Xwidth比特位的单口RAM乒乓操作的方案相比较，具有更低的硬件开销。本发明可以根据LDPC译码器的要求提供向量格式，与为LDPC译码器提供串行数据的方式相比较，节省了大量的译码时间，提高了 LDPC译码器的工作效率。
下面结合附图与具体实施方式
对本发明作进一步详细的说明:图1是CMMB标准中比特交织的示意图2是CMMB接收机中比特解交织装置与部分模块的相对关系图；图3是CMMB比特解交织装置一实施例结构图。
具体实施例方式在整个CMMB接收机的数据通路中，比特解交织装置是承上启下的关键模块。如图2所示，比特解交织装置的输入数据来自前部的解映射器，输出数据送到后面的LDPC译码器。由于CMMB采用了基于时隙的数据帧结构，在一个有效时隙内，比特解交织装置既要接收解映射器的输入数据，同时还要为LDPC译码器提供待译码数据。CMMB接收机为了获取更高的信噪比，解映射器采用了软判决的方法获取星座信息并输出到比特解交织装置中。CMMB标准中发射端交织器的容量大小为MbXIb比特位(bit)，CMMB接收端中比特解交织装置的单口 RAM阵列总存储容量等于1.02X (MbXIb) Xwidth比特位，其中width为解映射器输出软判决数据的位宽，Mb表示块状线性交织器的总行数，Ib表示块状线性交织器的总列数，具有更低的硬件开销。参见图3所示，在本发明的一实施例中，所述CMMB比特解交织装置，包括:一输入序列缓冲器，用于输入数据的缓存并构造写入单口 RAM阵列的数据格式。一单口 RAM阵列，用于存储所述输入序列缓冲器输出的数据，且为输出向量缓冲器提供所需的数据。所述单口 RAM阵列由单口 RAM构成，总存储容量等于
1.02X (MbXIb) Xwidth比特位。根据交织特点，输入数据按照(MbX Ib)/5间隔写入单口RAM阵列，填满单口 RAM阵列MbXIb的空间后，依次由单口 RAM阵列输出。一输出向量缓冲器，用于缓存所述单口 RAM阵列输出的解交织后的数据。按照LDPC译码器并行度和工作所要求的数据格式，该输出向量缓冲器将缓存的数据构造成LDPC译码器所需的输入向量格式并输出，为低密度奇偶校验码LDPC译码器提供所需的待译码数据。RAM地址生成器，用于生成向所述单口 RAM阵列写入数据或从该单口 RAM阵列读出数据时所需的对应的地址。控制器，控制整个CMMB比特解交织装置和该CMMB比特解交织装置各组成部件的工作。本发明的CMMB比特解交织方法，具体实施步骤如下:步骤1、在控制器的控制下，输入数据先输入到输入序列缓冲器，并在该输入序列缓冲器中构造写入单口 RAM阵列的数据格式。步骤2、在控制器的控制下，RAM地址生成器生成所述单口 RAM阵列的写入地址，在一个时隙内，按照(MbXIb)/5间隔，将所述输入序列缓冲器单元的输出数据写入所述单口RAM阵列。在写入时，只有在所述单口 RAM阵列没有向输出向量缓冲器单元输出数据的时候，才可以进行相应的写操作。步骤3、在填满所述单口 RAM阵列的MbX Ib的空间后，根据LDPC译码器的要求，在控制器的控制下，所述RAM地址生成器生成单口 RAM阵列向输出向量缓冲器输出数据的地址，所述单口 RAM阵列将输出数据送入输出向量缓冲器缓存，输出顺序为依次输出。按照LDPC译码器并行度和工作所要求的数据格式，所述输出向量缓冲器将缓存的数据构造成LDPC译码器所需的输入向量格式。在控制器的控制下，输出向量缓冲器单元为LDPC译码器提供所需的待译码数据。所述输出向量缓冲器每一次连续为低密度奇偶校验码LDPC译码器提供的数据个数为9216个。本发明的CMMB比特解交织方法，在一个有效时隙内，接收解映射器的输入数据，经过解交织后为LDPC译码器提供待译码数据。以上通过具体实施方式
和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
权利要求
1.一种CMMB比特解交织装置，其特征在于，包括: 一输入序列缓冲器，用于输入数据的缓存并构造写入单口 RAM阵列的数据格式； 一单口 RAM阵列，用于存储所述输入序列缓冲器输出的数据，且为输出向量缓冲器提供所需的数据； 一输出向量缓冲器，用于缓存所述单口 RAM阵列输出的解交织后的数据；按照低密度奇偶校验码LDPC译码器并行度和工作所要求的数据格式，将缓存的数据构造成低密度奇偶校验码LDPC译码器所需的输入向量格式，为低密度奇偶校验码LDPC译码器提供所需的待译码数据； 一 RAM地址生成器，用于生成向所述单口 RAM阵列写入数据或从该单口 RAM阵列读出数据时所需的对应的地址； 一控制器，控制整个CMMB比特解交织装置和该装置各组成部件的工作。
2.如权利I所述的CMMB比特解交织装置，其特征在于:所述单口RAM阵列由单口 RAM构成，总存储容量等于1.02X (MbXIb) Xwidth比特位，其中，width为解映射输出软判决数据的位宽，Mb表示块状线性交织器的总行数，Ib表示块状线性交织器的总列数。
3.如权利I或2所述的CMMB比特解交织装置，其特征在于:所述输入数据按照(MbXIb)/5间隔写入所述单口 RAM阵列，填满该单口 RAM阵列MbXIb的空间后，依次由所述单口 RAM阵列输出；其中，Mb表示块状线性交织器的总行数，Ib表示块状线性交织器的总列数。
4.一种CMMB比特解交织方法，其特征在于，包括如下步骤: 步骤1、在控制器的控制下，将输入数据输入到输入序列缓冲器，并在该输入序列缓冲器中构造写入单口 RAM阵列的数据格式； 步骤2、在控制器的控制下，RAM地址生成器生成所述单口 RAM阵列的写入地址，在一个时隙内，按照(MbXIb)/5间隔，将所述输入序列缓冲器的输出数据写入所述单口 RAM阵列； 步骤3、在填满所述单口 RAM阵列的MbX Ib的空间后，根据LDPC译码器的要求，在控制器的控制下，所述RAM地址生成器生成单口 RAM阵列向输出向量缓冲器输出数据的地址，所述单口 RAM阵列将输出数据送入输出向量缓冲器缓存，输出顺序为依次输出；按照低密度奇偶校验码LDPC译码器并行度和工作所要求的数据格式，所述输出向量缓冲器将缓存的数据构造成低密度奇偶校验码LDPC译码器所需的输入向量格式，为低密度奇偶校验码LDPC译码器提供所需的待译码数据。
5.如权利要求4所述的CMMB比特解交织方法，其特征在于:实施步骤2时，只有在所述单口 RAM阵列没有向输出向量缓冲器输出数据的时候，才可以进行所述单口 RAM阵列的写操作。
6.如权利要求4所述的CMMB比特解交织方法，其特征在于:实施步骤3时，所述输出向量缓冲器每一次连续为低密度奇偶校验码LDPC译码器提供的数据个数为9216个。
全文摘要
本发明公开了一种CMMB比特解交织装置，包括输入序列缓冲器，用于输入数据的缓存并构造写入单口RAM阵列的数据格式；单口RAM阵列，用于存储所述输入序列缓冲器输出的数据，且为输出向量缓冲器提供所需的数据；输出向量缓冲器，用于缓存所述单口RAM阵列输出的解交织后的数据，为低密度奇偶校验码LDPC译码器提供所需的待译码数据；RAM地址生成器，用于生成向所述单口RAM阵列写入数据或从该单口RAM阵列读出数据时所需的对应的地址；控制器，控制整个CMMB比特解交织装置和该装置各组成部件的工作。本发明还公开了一种CMMB比特解交织方法。本发明能够减少硬件开销，节省大量的LDPC译码器的译码时间，提高LDPC译码器的工作效率。
文档编号H04L1/00GK103209047SQ20121001028
公开日2013年7月17日 申请日期2012年1月13日 优先权日2012年1月13日
发明者李刚 申请人:上海华虹集成电路有限责任公司