专利名称：并行数据的码元定界方法及装置的制作方法
技术领域：
本发明涉及通信领域，具体而言，涉及一种并行数据的码元定界方法及装置。
背景技术：
CPRI (Common Public Radio Interface,通用公共无线接口)协议旨在定义一个REC (Radio Equipment Control,无线设备控制中心)和 RE (Radio Equipment,无线设备)之间的公共接口。该协议中的L2快速控制管理通道(Fast C&M Channel)支持以太网包传输，用于REC与RE之间进行操作维护消息的收发。经过4B/5B编码的以太网码组流与用户数据及其它控制字以时分复用的方式在CPRI接口中传输。CPRI帧格式中用于传输以太网码组的容器是以字节为单位的，而以太网数据是以IObit为单位的，因此，发送端以太网码组流映射到CPRI帧格式的容器中以后，码组和容器bit边界不是对齐的，接收端如何从并行数据流中将与容器bit边界不对齐的码组流恢复出来成为一个难题。CPRI Specification V4.2目前最大支持9.8304Gbps的线速率，快速信令通道的数据速率在单个BF (Basic Frame，基本帧)时间内平均速率可达491.52Mbps。如果采用传统的先串行化再从串行数据流中搜索SSD(Start-of-Stream Delimiter,中贞头定界符)的方法，则检测时钟频率为491.52MHz ;如果考虑将整个HF (Hyper Frame,超帧)的以太网码组都缓存下来再串行化，时钟频率最高也要337.92MHz，且需要占用RAM(RandomAccess Memory,随机读取存储器)。现有技术中的一些方案采用并行检测方法，但并行检测方法只能解决并行数据流容器宽度与码元宽度相同情况下的码元定界问题，并不适用于容器和码元宽度不相同情况下的码元定界。针对相关技术 中的传统串行检测方法和并行检测方法均不能有效解决容器和码元宽度在不相同情况下的码元定界的问题，目前尚未提出有效的解决方案。
发明内容
本发明提供一种并行数据的码元定界方法及装置，以至少解决上述问题。根据本发明的一个方面，提供了一种并行数据的码元定界方法，包括:对未定界并行数据进行切割和拼接，得到一组宽度相同的未定界并行数据流；对每路未定界并行数据流进行定界符探测，当在其中一路未定界并行数据流的预定位置探测到帧头定界符时，确定定界成功，获取探测到的帧头定界符所在通道的定界通道号，其中，每个通道中通过一路未定界并行数据流；根据定界通道号将未定界并行数据流转化为定界并行数据，其中，定界并行数据的宽度是帧头定界符的宽度的整数倍。优选地，在对未定界并行数据进行切割和拼接之前，还包括:按照通用公共无线接口(CPRI)帧格式从输入的时分复用数据中将以太网数据分离出去，得到未定界并行数据。优选地，对未定界并行数据进行切割和拼接，得到一组宽度相同的未定界并行数据流，包括:通过预设个数为N的窗口对连续多个周期内的预设宽度为Nbit的未界定并行数据进行采样、切割和拼接，得到一组分别位于N条通道上的宽度为Xbit的未定界并行数据流，其中，N个窗口的宽度为Xbit，帧头定界符的预设宽度为Mbit，当M < = N时，X =P*M，P为整数，令X>=N，当M>N时，X = M，且任意两个相邻窗口对各自窗口内的未定界并行数据流的采样位置相差lbit。优选地，对每路未定界并行数据流进行定界符探测，当在其中一路未定界并行数据流的预定位置探测到帧头定界符时，确定定界成功，获取探测到的帧头定界符所在通道的定界通道号，包括:在N条通道上同时进行定界符探测，当在其中一路未定界并行数据流的预定位置检测到帧头定界符时，将帧头定界符所在通道的通道编号作为定界通道号；保存定界通道号，并获取帧头定界符的帧头定界符指示信号。优选地，在获取探测到的帧头定界符所在通道的定界通道号之后，该方法包括:当在定界通道号对应的通道中的预定位置检测到帧尾定界符时，获取帧尾定界符的帧尾定界符指示信号，且将已经保存的定界通道号清零；根据帧头定界符指示信号和帧尾定界符指示信号判断已经检测到的帧头定界符与帧尾定界符是否成对出现，如果是，判定当前成对情况正常，否则，判定当前成对情况异常。优选地，根 据定界通道号将未定界并行数据流转化为定界并行数据，包括:在定界成功后的第一个周期内输出定界通道号对应的通道上的Xbit数据，同时根据帧头定界符指示信号将帧有效信号指示为有帧状态；在定界成功后的第二个周期内输出一个定界成功的通道上的Xbit数据，其中，第二个周期输出的Xbit数据的最高位数据与第一个周期内输出的Xbit数据中的最低位数据在预设宽度为Nbit的未界定并行数据中是相邻的比特；根据M和N的最小公倍数计算实际输出周期和暂停输出周期，将实际输出周期和暂停输出周期之和作为理论输出周期，在每个理论输出周期内转化出一路定界并行数据。优选地，在每个理论输出周期内转化出一路定界并行数据之后，该方法还包括:当获取到帧尾定界符指示信号时，将帧有效信号置指示为无帧状态；当判定当前成对情况异常时，将帧出错信号指示为有帧状态，否则，保持所述帧出错信号指示为无帧状态。根据本发明的另一方面，提供了一种并行数据的码元定界装置，包括:处理模块，用于对未定界并行数据进行切割和拼接，得到一组宽度相同的未定界并行数据流；探测模块，用于对每路未定界并行数据流进行定界符探测，当在其中一路未定界并行数据流的预定位置探测到帧头定界符时，确定定界成功，获取探测到的帧头定界符所在通道的定界通道号，其中，每个通道中通过一路未定界并行数据流；转化模块，用于根据定界通道号将未定界并行数据流转化为定界并行数据，其中，定界并行数据的宽度是帧头定界符的宽度的整数倍。优选地，该装置还包括:分离模块，用于在处理模块对未定界并行数据进行切割和拼接之前，按照通用公共无线接口 CPRI帧格式从输入的时分复用数据中将以太网数据分离出去，得到未定界并行数据。通过本发明，可以从码元和容器宽度不等的并行数据中完成码元定界，并恢复出bit边界确定的码元流，解决了 CPR接口接收侧以太网数据流码组的定界及恢复问题，从而达到了无需对并行数据先串行化操作就可以直接在并行数据中进行定界符检测的效果。
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中:图1是根据本发明实施例的并行数据的码元定界方法流程图；图2是根据本发明实施例的以太网数据与用户数据及其它控制字在CPRI接口中时分复用示意图；图3是根据本发明实施例的以太网码组映射到CPRI帧容器的过程示意图；图4是根据本发明实施例的在未定界并行数据中完成码元定界的流程图；图5是根据本发明实施例的暂停输出周期的计算原理示意图；图6是根据本发明实施例的并行数据的码元定界装置的结构框图；图7是根据本发明优选实施例的并行数据的码元定界装置的结构框图。
具体实施例方式下文中将参考附图并结合实施例来详细说明本发明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。图1是根据本发明实施例的并行数据的码元定界方法流程图，如图1所示，该方法主要包括以下步骤(步骤S102-步骤S106):步骤S102，对未定界并行数据进行切割和拼接，得到一组宽度相同的未定界并行数据流；步骤S104，对每路未定`界并行数据流进行定界符探测，当在其中一路未定界并行数据流的预定位置探测到帧头定界符时，确定定界成功，获取探测到的帧头定界符所在通道的定界通道号，其中，每个通道中通过一路未定界并行数据流；步骤S106，根据定界通道号将未定界并行数据流转化为定界并行数据，其中，定界并行数据的宽度是帧头定界符的宽度的整数倍。优选地，在实际应用中，在对未定界并行数据进行切割和拼接之前，还包括:按照通用公共无线接口(CPRI)帧格式从输入的时分复用数据中将以太网数据分离出去，得到未定界并行数据。在本发明的一个优选实施方式中，对未定界并行数据进行切割和拼接，得到一组宽度相同的未定界并行数据流，包括:根据预设宽度为Mbit的帧定界符通过预设个数为N的窗口对连续多个周期内的预设宽度为Nbit的未界定并行数据进行采样、切割和拼接，得到一组分别位于N条通道上的宽度为Xbit的未定界并行数据流，其中，N个窗口的宽度为Xbit，帧头定界符的预设宽度为Mbit，当M< = N时，X = P*M，P为整数，令X> = N，iM>N时，X = M，且任意两个相邻窗口对各自窗口内的未定界并行数据流的采样位置相差lbit。在本发明的一个优选实施方式中，对每路未定界并行数据流进行定界符探测，当在其中一路未定界并行数据流的预定位置探测到帧头定界符时，确定定界成功，获取探测到的帧头定界符所在通道的定界通道号，包括:在N条通道上同时进行定界符探测，当在其中一路未定界并行数据流的预定位置检测到帧头定界符时，将帧头定界符所在通道的通道编号作为定界通道号；保存定界通道号，并获取帧头定界符的帧头定界符指示信号。优选地，在获取探测到的帧头定界符所在通道的定界通道号之后，该方法还可以包括:当在定界通道号对应的通道中的预定位置检测到帧尾定界符时，获取帧尾定界符的帧尾定界符指示信号，且将已经保存的定界通道号清零；根据帧头定界符指示信号和帧尾定界符指示信号判断已经检测到的帧头定界符与帧尾定界符是否成对出现，如果是，判定当前成对情况正常，否则，判定当前成对情况异常。在本发明的一个优选实施方式中，根据定界通道号将未定界并行数据流转化为定界并行数据，包括:在定界成功后的第一个周期内输出定界通道号对应的通道上的Xbit数据，同时根据帧头定界符指示信号启用帧有效信号；在定界成功后的第二个周期内输出一个定界成功的通道上的Xbit数据，其中，第二个周期输出的Xbit数据的最高位数据与第一个周期内输出的Xbit数据中的最低位数据在预设宽度为Nbit的未界定并行数据中是相邻的比特；根据M和N的最小公倍数计算实际输出周期和暂停输出周期，将实际输出周期和暂停输出周期之和作为理论输出周期，在每个理论输出周期内转化出一路定界并行数据。优选地，在每个理论输出周期内转化出一路定界并行数据之后，该方法还包括:当获取到帧尾定界符指示信号时，将帧有效信号指示为有帧状态；当判定当前成对情况异常时，将帧出错信号指示为有帧状态，否则，保持所述帧出错信号指示为无帧状态。通过该方法，可以直接在并行数据中进行定界探测，无需对并行数据先串行化，而且，检测时钟频率比先串行化的方法减低五倍以上且不需要随机存取存储器(RAM)，可以适用于 ASIC (Application Specific Integrated Circuit,专用集成电路)和FPGA(Field-Programmable Gate Array,现场可编程门阵列)，特别便于FPGA的实现。在实际应用中，可以采用以下方式实施上述并行数据的码元定界方法:首先，可以在接收端预先设置拼接模块、并行检测模块以及选通模块，接收端按照CPRI帧格式从时分复用的数据中将以太网数据单独分离出去，再由拼接模块对分离后的并行数据进行切割和拼接，从而重新形成一组并行数据流；由并行检测模块在拼接后的数据流中进行定界符探测，探测到帧头定界符后，确定码元定界成功，并行检测模块输出定界通道号；选通模块根据并行检测模块输出的定界通道号从拼接形成的一组并行数据流中恢复出一路bit边界确定的并行数据。其中，对分离后的并行数据进行拼接的具体过程如下:设未定界的并行数据宽度为Nbit，待检测的帧定界符(包括帧头定界符和帧尾定界符)及其它码元宽度为Mbit ;将连续若干周期宽度为Nbit的并行数据进行切割、拼接操作，使之形成宽度为Xbit的并行数据流。当M<=N时，X = P*M，P为整数，令X >= N;当M>N时X = M。拼接模块通过窗口对连续若干周期Nbit并行数据进行采样、切割、拼接，其中，每个周期内的窗口有N个，相邻窗口之间的位移为Ibit，而且，每个周期可存在N种不重复的切割和拼接方式，得到N条宽度为Xbit的并行数据流，N个窗口也可以称之为N个通道，需要说明的是，在一个周期内，N个窗口使用的拼接方式是不同的。其中，并行检测模块在拼接后数据流中进行定界符探测的具体过程如下:并行检测模块对N条通道同时进行帧定界符检测，输出检测到帧头定界符的通道编号和帧头定界符指示信号；当检测到帧尾定界符时，输出帧尾定界符指示信号，通道号清零；同时，并行检测模块根据帧头定界符指示信号和帧尾定界符指示信号对帧头定界符和帧尾定界符的成对情况进行检测，在检测到帧头定界符后如果检测到帧尾定界符，则判断为正常情况，在检测到帧头定界符后未出现帧尾定界符之前前，如果又检测到帧头定界符，则判断为异常情况。
其中，选通模块根据并行检测模块输出的定界通道号从拼接形成的一组并行数据流中转化出一路已定界并行数据具体过程如下:当收到帧头定界符指示信号时，则认为已找到码元的bit边界，定界后第一个时钟周期输出检测到帧定界符通道包含的Xbit数据，X为M的整数倍，将帧有效信号拉高(即在数字电路中将帧有效信号从低电平拉至高电平，以将帧有效信号置为有效状态)；定界后第二个时钟周期输出N个通道中最高位与上一周期输出数据最低位在原Nbit容器中为相邻bit的通道，之后各时钟周期按此规律类推。计算X和N的最小公倍数，记为Y ;在定界后的第T = Y/X个周期后，选通模块需要暂停(Y/N) -T个周期，然后再次按照该规律选通输出。当收到帧尾定界符指示信号时，将帧有效信号拉低(即在数字电路中将帧有效信号从高电平拉至低电平，以将帧有效信号置为无效状态)。当选通模块收到并行检测模块发出的帧头、帧尾定界符配对异常指示时，还要将帧出错信号拉高(即在数字电路中将帧有效信号从低电平拉至高电平，以使帧出错信号有效)一个周期。下面结合图2至图5，并结合具体实例对上述实施过程进行具体描述。未定界的并行数据宽度为N= 16bit，待检测的帧定界符(SSD)及其它码元宽度为M= IObit,将宽度为16bit的并行数据进行切割、拼接操作，使之形成一组宽度为X = 2M=20bit的并行数据流。拼接模块通过窗口对连续若干周期16bit并行数据进行采样、切害I]、拼接，其中，每个周期有16个窗口，相邻窗口之间位移为lbit，而且，每个时钟周期可存在16种不重复的切割和拼接方式，通过16个窗口分别得到16条宽度为20bit的并行数据流，16个窗口可以称之为16个通道。需要说明的是，在一个周期内，N个窗口使用的拼接方式是不同的。
并行检测模块对16条通道同时进行帧定界符检测，并获取检测到SSD的通道号(即检测到SSD的通道的通道编号)和SSD指示信号；当检测到ESD(End-0f-StreamDelimiter，帧尾定界符)时，输出ESD指示信号，同时将通道号清零；并行检测模块对SSD和ESD的成对情况进行检测，如果检测到SSD后又检测到ESD时，则判断为正常情况，而如果检测到SSD后未出现ESD前又检测到SSD，则判断为异常情况。当检测到SSD指示信号时，则认为已找到码元的bit边界，定界后第一个时钟周期输出检测到SSD通道包含的20bit数据，同时将帧有效信号拉高(即在数字电路中将帧有效信号从低电平拉至高电平，以使帧有效信号有效)；定界后第二个时钟周期输出16个通道中bitl9与上一周期输出数据的bitO在原16bit容器中为相邻bit的通道的20bit数据，之后各时钟周期按此规律类推。计算20和16的最小公倍数为80，在定界后的第T =80/20 = 4个周期后，选通模块需要暂停(80/16)-4 = I个周期，然后再次按照上述规律选通输出。当收到ESD指示信号时，将帧有效信号拉低(即在数字电路中将帧有效信号从高电平拉至低电平，以使帧有效信号无效)；当选通模块收到并行检测模块发出的SSD与ESD配对异常指示时，还要将帧出错信号拉高(即在数字电路中将帧有效信号从低电平拉至高电平，以使帧出错信号有效)一个周期。采用上述实施例提供的并行数据的码元定界方法，可以从码元和容器宽度不等的并行数据中完成码元定界，并恢复出bit边界确定的码元流，解决了 CPRI接口接收侧以太网数据流码组的定界及恢复问题，从而达到了无需对并行数据先串行化操作就可以直接在并行数据中进行定界符检测的效果。图6是根据本发明实施例的并行数据的码元定界装置的结构框图，该装置用以实现上述实施例提供的并行数据的码元定界方法，该装置主要包括:处理模块10、探测模块20以及转化模块30。其中，处理模块10，用于对未定界并行数据进行切割和拼接，得到一组宽度相同的未定界并行数据流；探测模块20，连接至处理模块10，用于对每路未定界并行数据流进行定界符探测，当在其中一路未定界并行数据流的预定位置探测到帧头定界符时，确定定界成功，获取探测到的帧头定界符所在通道的定界通道号，其中，每个通道中通过一路未定界并行数据流；转化模块30，连接至探测模块20，用于根据定界通道号将未定界并行数据流转化为定界并行数据，其中，定界并行数据的宽度是帧头定界符的宽度的整数倍。图7是根据本发明优选实施例的并行数据的码元定界装置的结构框图，如图7所示，该装置还可以包括:分离模块40，与处理模块10连接，用于在处理模块对未定界并行数据进行切割和拼接之前，按照通用公共无线接口 CPRI帧格式从输入的时分复用数据中将以太网数据分离出去，得到未定界并行数据。采用上述实施例提供的并行数据的码元定界装置，可以从码元和容器宽度不等的并行数据中完成码元定界，并恢复出bit边界确定的码元流，解决了 CPRI接口接收侧以太网数据流码组的定界及恢复问题，从而达到了无需对并行数据先串行化操作就可以直接在并行数据中进行定界符检测的效果。从以上的描述中，可以看出，本发明实现了如下技术效果:通过该方法，无需对并行数据先串行化就可以直接从码元和容器宽度不等的并行数据中完成码元定界，并恢复出bit边界确定的码元流，解决了 CPRI接口接收侧以太网数据流码组的定界及恢复问题，从而达到了无需对并行数据先串行化操作就可以直接在并行数据中进行定界符检测的效果。而且，检测时钟频率比先串行化的方法减低五倍以上且不需要随机存取存储器(RAM)，该方法可以适用于ASIC(Application Specific Integrated Circuit,专用集成电路)和FPGA (Field-Programmable Gate Array,现场可编程门阵列)，特别便于FPGA的实现。显然，本领域的技术人员应该明白，上述的本发明的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，并且在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本发明不限制于任何特定的硬件和软件结合。以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等 ，均应包含在本发明的保护范围之内。
权利要求
1.一种并行数据的码元定界方法，其特征在于，包括: 对未定界并行数据进行切割和拼接，得到一组宽度相同的未定界并行数据流； 对每路所述未定界并行数据流进行定界符探测，当在其中一路所述未定界并行数据流的预定位置探测到帧头定界符时，确定定界成功，获取探测到的所述帧头定界符所在通道的定界通道号，其中，每个所述通道中通过一路所述未定界并行数据流； 根据所述定界通道号将所述未定界并行数据流转化为定界并行数据，其中，所述定界并行数据的宽度是所述帧头定界符的宽度的整数倍。
2.根据权利要求1所述的方法，其特征在于，在对未定界并行数据进行切割和拼接之前，还包括: 按照通用公共无线接口 CPRI帧格式从输入的时分复用数据中将以太网数据分离出去，得到所述未定界并行数据。
3.根据权利要求2所述的方法，其特征在于，对未定界并行数据进行切割和拼接，得到一组宽度相同 的未定界并行数据流，包括: 通过预设个数为N的窗口对连续多个周期内的预设宽度为Nbit的所述未界定并行数据进行采样、切割和拼接，得到一组分别位于N条通道上的宽度为Xbit的所述未定界并行数据流，其中，N个所述窗口的宽度为Xbit，所述帧头定界符的预设宽度为Mbit， 当M<=N时，X = P*M，P为整数，令X > = N，当 M > N 时，X = M， 且任意两个相邻窗口对各自窗口内的所述未定界并行数据流的采样位置相差lbit。
4.根据权利要求3所述的方法，其特征在于，对每路所述未定界并行数据流进行定界符探测，当在其中一路所述未定界并行数据流的预定位置探测到帧头定界符时，确定定界成功，获取探测到的所述帧头定界符所在通道的定界通道号，包括: 在N条所述通道上同时进行定界符探测，当在其中一路所述未定界并行数据流的所述预定位置检测到所述帧头定界符时，将所述帧头定界符所在通道的通道编号作为所述定界通道号； 保存所述定界通道号，并获取所述帧头定界符的帧头定界符指示信号。
5.根据权利要求4所述的方法，其特征在于，在获取探测到的所述帧头定界符所在通道的定界通道号之后，所述方法包括: 当在所述定界通道号对应的所述通道中的预定位置检测到帧尾定界符时，获取所述帧尾定界符的帧尾定界符指示信号，且将已经保存的所述定界通道号清零； 根据所述帧头定界符指示信号和所述帧尾定界符指示信号判断已经检测到的所述帧头定界符与所述帧尾定界符是否成对出现，如果是，判定当前成对情况正常，否则，判定当前成对情况异常。
6.根据权利要求5所述的方法，其特征在于，根据所述定界通道号将所述未定界并行数据流转化为定界并行数据，包括: 在定界成功后的第一个周期内输出所述定界通道号对应的所述通道上的Xbit数据，同时根据所述帧头定界符指示信号将帧有效信号指示为有帧状态； 在定界成功后的第二个周期内输出一个定界成功的通道上的Xbit数据，其中，第二个周期输出的Xbit数据的最高位数据与第一个周期内输出的所述Xbit数据中的最低位数据在所述预设宽度为Nbit的未界定并行数据中是相邻的比特；
7.根据权利要求6所述的方法，其特征在于，根据所述定界通道号将所述未定界并行数据流转化为定界并行数据，所述方法还包括: 根据M和N的最小公倍数计算实际输出周期和暂停输出周期，将所述实际输出周期和所述暂停输出周期之和作为理论输出周期，在每个所述理论输出周期内转化出一路所述定界并行数据。
8.根据权利要求7所述的方法，其特征在于，在每个所述理论输出周期内转化出一路所述定界并行数据之后，所述方法还包括: 当获取到帧尾定界符指示信号时，将所述帧有效信号指示为无帧状态； 当判定当前成对情况异常时，将帧出错信号指示为有帧状态，否则，保持所述帧出错信号指示为无帧状态。
9.一种并行数据的码元定界装置，其特征在于，包括: 处理模块，用于对未定界并行数据进行切割和拼接，得到一组宽度相同的未定界并行数据流； 探测模块，用于对每路所述未定界并行数据流进行定界符探测，当在其中一路所述未定界并行数据流的预定位置探测到帧头定界符时，确定定界成功，获取探测到的所述帧头定界符所在通道的定界通道号，其中，每个所述通道中通过一路所述未定界并行数据流； 转化模块，用于根据所述定界通道号将所述未定界并行数据流转化为定界并行数据，其中，所述定界并行数据的宽度是所述帧头定界符的宽度的整数倍。
10.根据权利要求9所述的装置，其特征在于，所述装置还包括: 分离模块， 用于在所述处理模块对所述未定界并行数据进行切割和拼接之前，按照通用公共无线接口 CPRI帧格式从输入的时分复用数据中将以太网数据分离出去，得到所述未定界并行数据。
全文摘要
本发明公开了一种并行数据的码元定界方法及装置。其中，该方法包括对未定界并行数据进行切割和拼接，得到一组宽度相同的未定界并行数据流；对每路未定界并行数据流进行定界符探测，当在其中一路未定界并行数据流的预定位置探测到帧头定界符时，确定定界成功，获取探测到的帧头定界符所在通道的定界通道号，其中，每个通道中通过一路未定界并行数据流；根据定界通道号将未定界并行数据流转化为定界并行数据，其中，定界并行数据的宽度是帧头定界符的宽度的整数倍。通过本发明，可以达到从码元和容器宽度不等的并行数据中完成码元定界，并恢复出bit边界确定的码元流的效果。
文档编号H04L1/00GK103248449SQ201210023348
公开日2013年8月14日 申请日期2012年2月2日 优先权日2012年2月2日
发明者马薇薇, 刘凯, 林剑锋, 高明, 高伟 申请人:中兴通讯股份有限公司