专利名称：一种用于LTE的并行Turbo码内交织器的实现方法
技术领域：
本发明属于移动通信及编码技术领域，尤其涉及第三代移动通信技术的长期演进技术(简称LTE)，更属于Turbo编码技术的范畴。
背景技术：
Turbo码是目前公认的最好的前向纠错码之一，被3GPP LTE (3rdGenerationPartnership Project Long Term Evolution,第三代合作伙伴计划长期演进)TS36. 212 协议所采用，Turbo编码器结构如图I所示，由两个分量码编码器和一个码内交织器组成，其中码内交织器在Turbo码中发挥着关键作用，直接影响Turbo码的译码性能。LTE采用的是二次置换多项式(QPP)交织器，具有“最大无争用”特性，根据3GPP TS 36.212 V10. 0. 0协议的定义，其表达式为
TI (i) = mod((f1i+f2i2), k)
其中i = 0，l，…，k-1。k为码块长度，f\、f2的值与码块大小k值有关，见表I。具体参数由36. 212协议5. I. 3. 2. 3表7所定义。由3GPP LTE对下行数据吞吐的要求，如在4天线的情况下，一个TTI (Ims)的时间内最大需要处理的TB_SIZE为149776比特，对其进行码块分割和CRC操作加上CRC校验位，实际待处理的比特数要大于149776比特。假定下行处理时钟为245. 76MHz，下行按照传统的串行Turbo编码方案去实现，那么需要的处理时间大于600 y S，如果算上CRC、码块分割以及速率匹配的时间开销，那么这种处理方式已经达到了下行链路的处理极限，不便于单板性能的扩展。Turbo编码中，两个分量码的编码采用并行方式易于实现，形式也相对固定。并行交织器的设计具有较大的灵活性，目前现有的并行交织器，对于某些码块长度的交织运算过程复杂，如码块长度为3456、4608、4992、5248等数十个，可操作性不强，在交织求模过程中时钟数不确定，并且随着码块长度的变大，时钟数急剧上升，性能急剧变差，这对于缩短大码块编码时间的初衷是相反的，在FPGA实现中较之串行交织器没有实质性的改善，本发明从算法优化入手，结合FPGA器件的特点，提出了本交织器的解决方案，本方案极大降低了现有并行交织器的运算复杂度，解决了下行业务信道编码效率的瓶颈问题。在Turbo编码并行化过程当中，结合表I提供的188种K值大小，这些K值都为8的整数倍，故可以采用8比特并行编码方式，由此所设计的交织器也为8位并行码内交织器。表ITurbo码内交织器参数
权利要求
1.一种用于LTE的并行Turbo码内交织器的实现方法，其方法依次包括以下步骤步骤I)、首先，状态机根据编码有效信号，转入编码状态，首先根据码块长度k，产生两个查表地址，LUT高地址和LUT低地址，LUT低地址查表取出常数Hiodff1 — f；,,k), 010(1(2^,k), mod(16f:, k), LUT 高地址查表取出常数RiodfSf1 — 64f; k)以及mod〔128f:, k);其中^和匕为 3GPP TS 36.212 V10. 0. 0 协议 5. I. 3. 2. 3 节定义的 QPP交织器系数，LUT表的结构设计如下
全文摘要
本发明提供了一种用于LTE的并行Turbo码内交织器的实现方法，包括适用于FPGA实现的交织器输出的递推关系式建立，辅助递推式关系式建立，初值递推关系式及其辅助关系式建立，方便对K值求模的数据拆分及组合方式，交织常数表的建立，码块长度与交织常数表地址对应关系的建立，以及并行LTETurbo码内交织器在FPGA中的实现。此交织器在一个时钟周期内完成8个交织地址的输出，8个地址分别读取8块内容相同的RAM，由主控模块处理得到8比特数据输出，降低了现有并行交织器的运算复杂度，比传统的1比特交织器效率提高了8倍，在LTE通信系统中有很高的商用价值。
文档编号H04L1/00GK102739358SQ20121017700
公开日2012年10月17日 申请日期2012年6月1日 优先权日2012年6月1日
发明者杨盛波 申请人:武汉邮电科学研究院