一种全数字中频解扩解调接收的制造方法
【专利摘要】本发明涉及电子设备的通信装置，公开了一种高可靠全数字中频解扩接收机，包括：变压器、AD、下变频及RS编解码FPGA、相关器FPGA和DSP。变压器用于抑制共模噪声和隔离模拟数字地，并进行阻抗匹配；AD对中频信号进行模/数转换；下变频及RS编解码FPGA对采集后的数字信号进行下变频并对基带信号进行RS变解码；相干器FPGA完成本地伪码和接收到的基带信号滑动相关运算；DSP对两片FPGA进行控制，实现伪码与载波信号的捕获与跟踪。本发明并采取了多种措施提高系统的可靠性，具有灵敏度高、结构灵活、通用性强、对器件性能参数的离散性和温度时间漂移特性不敏感的特点。
【专利说明】一种全数字中频解扩解调接收机
【技术领域】
[0001]本发明涉及电子设备的接收装置，特别涉及一种高可靠全数字中频解扩解调接收机及其方法。
【背景技术】
[0002]扩频通信在提高信号接收质量，抗干扰，保密性，增加系统容量方面都有突出的优点，因此在数据通信领域得到了广泛的应用。此外，一些具有复杂电磁环境和辐照条件的应用场合(如卫星通信、空间通信)对系统灵敏度、复杂度、可靠性也提出了很高的要求。
[0003]扩频信号的解调接收是扩频通信系统的核心，本发明采用数字化解调技术，可以有效降低接收机系统复杂度，并有良好的扩展信号和通用性。同时针对特殊环境的应用需求，采用信道编码技术提高接收灵敏度；优化接收算法以减少系统资源；使用多种冗余及校验措施以提高系统可靠性。
[0004]为实现在复杂电磁环境和辐照条件下扩频信号的正确接收，需要对载波即伪码的频率和相位进行捕获和跟踪，进而解调输出原始数据。同时需要针对环境应用要求，采取措施降低系统复杂度，提高系统可靠性。
[0005]目前没有发现与本发明类似相关技术的说明或报道，也尚未收集到国内外类似的资料。
【发明内容】
[0006]本发明的目的在于提供一种高可靠性的中频解扩接收设备，利用本发明，可以实现直接序列扩频信号的解扩解调，并采取多种措施以适应复杂的外部环境。
[0007]为了达到上述发明目的，本发明所采用的技术方案是提供一种全数字的中频解扩解调接收机，其特征在于，该接收机包括变压器、AD模/数转换器、下变频及RS编解码FPGA、并行相关FPGA、解扩解调DSP，其中:
变压器由阻抗变换器及周围器件构成；
AD模/数转换器对输入的中频信号进行采样，其采样频率由需要处理的中频载波和基带信号频率决定；
下变频及RS编解码FPGA在捕获前消除采样后的残余频差，为其后的相关运算消除频差造成的影响；在捕获完成后，作为载波锁相环的一部分对载波的频率和相位进行跟踪。同时，完成与DSP及外部设备的信号交换和RS编解码；
并行相关FPGA能生成本地GOLD序列，并与基带信号相关，将相关结果送往DSP。
[0008]解扩解调DSP在捕获阶段寻找相关峰最大的频率和伪码相位，并在跟踪阶段配合两片FPGA完成对载波/伪码频率及相位的跟踪。
[0009]进一步地，所述AD数/模转换器采样值分别同数字频率合成器(NCO)输出的相位相差90°的正弦信号和余弦信号相乘，再通过FIR滤波器滤除高频分量，得到两路正交的
基带信号。[0010]进一步地，所述并行相关FPGA中积分清洗滤波器根据输入的伪码序列，每个伪码周期进行一次相关运算，将相关结果送往DSP，DSP接口负责将相关结果送DSP、提供中断、并接收DSP控制指令调制GOLD序列相位。
[0011]进一步地，所述RS编解码FPGA接收来自外部设备的数据，将其组成传输帧，进行RS编码后，与本地PN序列异或进行直接序列扩频，将扩频后的信号送往发射机。
[0012]本发明一种接收装置，由于采取上述的全数字解调方案，利用两片中规模FPGA和一片低速DSP器件完成了直接序列扩频信号的中频解调，并采用多种措施提高系统在复杂环境下的可靠性，取得了如下有益效果:
1.采用全数字方案，系统结构灵活，通用性好；
2.采用RS编解码算法提高系统灵敏度；
3.采用三模冗余、动态刷新、程序空间自检等方法提高了系统在复杂环境下的可靠
性；
4.采用“并行相关+频率扫描”算法，减少捕获时间；
5.采用简化的“早迟环”伪码跟踪算法以减少FPGA使用资源。
【专利附图】
【附图说明】
[0013]附图1是本发明一种接收装置的原理框图。
[0014]附图2是下变频及RS编解码FPGA模块的内部框图。
[0015]附图3是并行相关FPGA模块的内部框图。
【具体实施方式】
[0016]下面结合附图对本发明进行进一步阐述。
[0017]如附图1所示，本发明由变压器、AD、下变频及RS编解码FPGA、并行相关FPGAj^扩解调DSP组成。
[0018]变压器，由一个4:1阻抗变换器及周围器件构成，作用是抑制共模噪声和隔离模拟数字地，并进行阻抗匹配。
[0019]AD数/模转换器，其作用是对输入的中频信号进行采样，选择合适的采用采样率和采用位数，既可以防止频谱混叠，保证足够的运算精度，又能够减少FPGA资源的使用量，并保证一定的中频动态范围。
[0020]下变频及RS编解码FPGA，为一片30万门的FPGA (现场可编程门阵列)，它的作用是:在捕获前消除采样后的残余频差，为其后的相关运算消除频差造成的影响；在捕获完成后，作为载波锁相环的一部分对载波的频率和相位进行跟踪。同时，完成与解扩解调DSP及外部设备的信号交换和RS编解码。
[0021]如附图2所示。AD数/模转换器采样值分别同数字频率合成器(NCO)输出的相位相差90°的正弦信号和余弦信号相乘，再通过FIR滤波器滤除高频分量，即可得到两路正交的基带信号。
[0022]I/Q两路FIR滤波器的参数完全相同，进行低通滤波的同时完成数据的抽取。DSP接口 I负责完成下变频FPGA同DSP的接口时序，使DSP能够控制NCO的输出频率。
[0023]同时，该FPGA接收来自外部设备的数据,将其组成传输帧,进行RS编码后，与本地PN序列异或进行直接序列扩频，将扩频后的信号送往发射机。该FPGA还接收DSP送来的解扩后的数据帧，进行RS解码后，挑出有用数据送往空空通信接口。
[0024]如图3所示，并行相关FPGA为一片30万门的FPGA，它的作用是生成本地伪码序列，并与基带信号相关，将相关结果送往DSP，并为DSP提供看门狗和译码逻辑。GOLD序列发生器负责产生本地伪码，并通过移位寄存器产生相位相差1/2或1/4码元的多个伪码供相关器使用，同时还能够根据DSP的控制信号调整自身的相位。积分清洗滤波器根据输入的伪码序列，每个伪码周期进行一次相关运算，将相关结果送往DSP。考虑的资源使用情况和捕获时间要求，I/O路并行捕获通道各24个。DSP接口负责将相关结果送DSP、提供中断、并接收DSP控制指令调制GOLD序列相位。看门狗逻辑提供DSP复位信号，译码逻辑为外设提供地址译码。为减少FPGA内部资源使用量，取消了传统“早迟环”码跟踪环路中的NCO部件，改用直接调整伪码相位(步进为1/4码元)来实现伪码的跟踪。
[0025]解扩解调DSP采用低速定点DSP，该DSP主要负责完成判决门限的计算、伪码/载波的捕获、伪码/载波的根据、以及接收帧结构的判决等功能。其工作模式主要分两个阶段:
在捕获阶段:每次相关运算结束后，读取各路相关器的相关值，计算每个相位I路和Q路相关值的平方和，取最小的21路的平均值，将其乘以一参数因子作为判决门限，将平方和的最大值与判决门限相比，如果超过门限，则认为捕获伪码，反之，在下一组相位进行捕获。当全部相位均试探过后，DSP控制下变频FPGA中的NCO频率变化一定值，在下一个个频率点进行试探。
[0026]在跟踪阶段:DSP通过读取I/Q相关结果，计算本地载波和接收的相差和频差，经环路滤波后调整NCO频率字，实现载波跟踪。DSP还通过读取超前和滞后相关通道的相关值，根据结果调整伪码相位，实现伪码跟踪。并判决出接收数据的帧结构，提取有效数据送外部RS解码器解码。
[0027]为提高系统可靠性，DSP定时对FPGA内部关键寄存器进行刷新，对DSP内部重要数据进行三模冗余，并对DSP程序存储空间进行定时校验。此外，外部指令还可以控制FPGA进行重新加载，以纠正FPGA程序存储空间错误造成的FPGA工作异常。
[0028]采用全数字方案实现直接序列扩频信号的解扩解调，具有结构灵活、通用信号好、对器件性能参数的离散性和温度时间漂移特性不敏感的特点。
[0029]本发明采用下列方式提高系统在复杂环境下的适应能力和可靠性:
1.采用外部指令控制FPGA重加载纠正FPGA程序配置空间错误。
[0030]2.使用DSP对FPGA内部关键寄存器进行动态刷新。
[0031]3.DSP内部关键数据三模冗余。
[0032]4.DSP程序空间周期性自检。
[0033]显然，本领域的技术人员可以对本发明的接收装装置进行各种改动和变形而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变形属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变形在内。
【权利要求】
1.一种全数字中频解扩解调接收机，其特征在于，该接收机包括变压器、AD模/数转换器、下变频及RS编解码FPGA、并行相关FPGA、解扩解调DSP，其中: 变压器由阻抗变换器及周围器件构成； AD模/数转换器对输入的中频信号进行采样，其采样频率由需要处理的中频载波和基带信号频率决定； 下变频及RS编解码FPGA在捕获前消除采样后的残余频差，为其后的相关运算消除频差造成的影响；在捕获完成后，作为载波锁相环的一部分对载波的频率和相位进行跟踪； 同时，完成与DSP及外部设备的信号交换和RS编解码； 并行相关FPGA能生成本地GOLD序列，并与基带信号相关，将相关结果送往DSP ； 解扩解调DSP在捕获阶段寻找相关峰最大的频率和伪码相位，并在跟踪阶段配合两片FPGA完成对载波/伪码频率及相位的跟踪。
2.根据权利要求1所述的全数字中频解扩解调接收机，其特征在于:所述AD数/模转换器采样值分别同数字频率合成器(NCO)输出的相位相差90°的正弦信号和余弦信号相乘，再通过FIR滤波器滤除高频分量，得到两路正交的基带信号。
3.根据权利要求1所述的全数字中频解扩解调接收机，其特征在于:所述并行相关FPGA中积分清洗滤波器根据输入的伪码序列，每个伪码周期进行一次相关运算，将相关结果送往DSP，DSP接口负责将相关结果送DSP、提供中断、并接收DSP控制指令调制GOLD序列相位。
4.根据权利要求1所述的全数字中频解扩解调接收机，其特征在于:所述RS编解码FPGA接收来自外部设备的数据，将其组成传输帧，进行RS编码后，与本地PN序列异或进行直接序列扩频，将扩频后的信号送往发射机。
【文档编号】H04B1/708GK103580719SQ201210276511
【公开日】2014年2月12日 申请日期:2012年8月6日 优先权日:2012年8月6日
【发明者】石云墀 申请人:上海航天测控通信研究所