基于ddr sdram的计数器及其实现方法
【专利摘要】本发明提供一种基于DDR?SDRAM的计数器及其实现方法。该方法包括接收到第一报文后，向DDR?SDRAM发送第一激活命令和第一读命令，所述第一激活命令用于激活所述DDR?SDRAM内的第一子存储块，所述第一读命令用于读取所述第一子存储块内存储的第一计数值；对所述第一计数值进行第一更新处理，得到第二计数值；向所述DDR?SDRAM发送第二激活命令和第一写命令，所述第二激活命令用于激活所述DDR?SDRAM内的第二子存储块，所述第一写命令用于将所述第二计数值写入所述第二子存储块内。本发明实施例可以满足高速设备的速率要求。
【专利说明】基于DDR SDRAM的计数器及其实现方法
【技术领域】
[0001]本发明涉及计数器技术，尤其涉及一种基于DDR SDRAM的计数器及其实现方法。【背景技术】
[0002]在电信设备上需要对于出入设备的报文做报文个数和报文长度的计数，用于网络的安全维护、计费及设备的调试。计数一般会根据端口、IP地址等报文的字段区分流，每条流需要单独技术，这种对于每条流计数的结构就是计数器。
[0003]双数据率同步动态随机访问存储器(Double Data Rate Synchronous DynamicRandom, DDR SDRAM)作为目前应用最广泛的外部存储器，在成本、带宽、功耗等领域都有巨大优势，但DDR SDRAM (以下简称为DDR)本身是为大数据量访问、大数据量存储所设计，在单次访问数据量较小时，效率上具有劣势。
[0004]以DDR为DDR3为例，DDR3存储体分为8个子存储块(Bank)。当以DDR3作为计数器的存储媒介时的操作流程包括:接收到一个报文后，发送激活(ACT)命令打开计数值所在的Bank，之后发送读(RD)命令读取计数值；在读取的计数值的基础上增加报文长度或者报文个数，得到更新后的计数值；在间隔同一个Bank两次激活之间的最小延时(tRC)时间之后，发送ACT命令打开该同一个Bank，之后发送写(WR)命令将更新后的计数值写入。
[0005]由于打开同一个Bank需要等待tRC时间，tRC时间通常为40个时钟周期，另外不同的计数器之间的读写操作也可能要间隔40个时钟周期，那么，当DDR3的频率为1600兆赫兹(MHz)时，基于该DDR3的计数器的最大带宽就是800MHz/(40X2)=10兆报文每秒(Mpps)，也就是每秒只能操作IOM次，这一带宽很难满足高速设备的速率要求。
【发明内容】
[0006]有鉴于此，本发明实施例提供了一种基于DDR SDRAM的计数器及其实现方法，用以解决基于DDR SDRAM的计数器带宽不足的问题。
[0007]第一方面，提供了一种基于DDR SDRAM的计数器及其实现方法，包括:
[0008]接收到第一报文后，向DDR SDRAM发送第一激活命令和第一读命令，所述第一激活命令用于激活所述DDR SDRAM内的第一子存储块，所述第一读命令用于读取所述第一子存储块内存储的第一计数值；
[0009]对所述第一计数值进行第一更新处理，得到第二计数值；
[0010]向所述DDR SDRAM发送第二激活命令和第一写命令，所述第二激活命令用于激活所述DDR SDRAM内的第二子存储块，所述第一写命令用于将所述第二计数值写入所述第二子存储块内。
[0011]结合第一方面，在第一方面的第一种可能的实现方式中，还包括:
[0012]记录所述第二子存储块的编号；
[0013]接收到第二报文后，根据记录的所述第二子存储块的编号，向所述DDR SDRAM发送第三激活命令和第二读命令，所述第三激活命令用于激活所述第二子存储块，所述第二读命令用于从所述第二子存储块内读取所述第二计数值；
[0014]对所述第二计数值进行第二更新处理，得到第三计数值；
[0015]向所述DDR SDRAM发送第四激活命令和第二写命令，所述第四激活命令用于激活与所述第二子存储块不同的子存储块，所述第二写命令用于将所述第三计数值写入所述与所述第二子存储块不同的子存储块内。
[0016]记录所述与所述第二子存储块不同的子存储块的编号，以便下次需要计数时从所述与所述第二子存储块不同的子存储块内读取计数值。
[0017]结合第一方面的第一种可能的实现方式，在第一方面的第二种可能的实现方式中，所述与所述第二子存储块不同的子存储块为:所述第一子存储块。
[0018]结合第一方面，在第一方面的第三种可能的实现方式中，所述第二激活命令与所述第一读命令之间的时间间隔小于tRC。
[0019]结合第一方面的第一种可能的实现方式，在第一方面的第四种可能的实现方式中，所述第三激活命令与所述第一写命令之间的时间间隔等于tRC。
[0020]第二方面，提供了一种基于DDR SDRAM的计数器，包括:
[0021]计数逻辑模块和DDR SDRAM ；
[0022]所述DDR SDRAM包括第一子存储块和第二子存储块；
[0023]所述计数逻辑模块用于接收到第一报文后，向所述第一子存储块发送第一激活命令和第一读命令，所述第一激活命令用于激活所述第一子存储块，所述第一读命令用于读取所述第一子存储块内存储的第一计数值；
[0024]所述第一子存储块用于根据所述第一激活命令和所述第一读命令，将所述第一计数值读出给所述计数逻辑模块；
[0025]所述计数逻辑模块还用于所述第一计数值进行第一更新处理，得到第二计数值；
[0026]所述计数逻辑模块还用于向所述第二子存储块发送第二激活命令和第一写命令，所述第二激活命令用于激活所述第二子存储块，所述第一写命令用于将所述第二计数值写入所述第二子存储块；
[0027]所述第二子存储块还用于根据所述第一激活命令和所述第一写命令，写入所述第二计数值。
[0028]结合第二方面，在第二方面的第一种可能的实现方式中，
[0029]所述计数逻辑模块还用于记录所述第二子存储块的编号；
[0030]所述计数逻辑模块还用于接收到第二报文后，根据记录的所述第二子存储块的编号，向所述第二子存储块发送第三激活命令和第二读命令，所述第三激活命令用于激活所述第二子存储块，所述第二读命令用于从所述第二子存储块内读取所述第二计数值；
[0031]所述第二子存储块还用于根据所述第三激活命令和所述第二读命令，将所述第二计数值读出给所述计数逻辑模块；
[0032]所述计数逻辑模块还用于对所述第二计数值进行第二更新处理，得到第三计数值；
[0033]所述计数逻辑模块还用于向所述DDR SDRAM内与所述第二子存储块不同的子存储块发送第四激活命令和第二写命令，所述第四激活命令用于激活与所述第二子存储块不同的子存储块，所述第二写命令用于将所述第三计数值写入所述与所述第二子存储块不同的子存储块内；
[0034]所述与所述第二子存储块不同的子存储块还用于根据所述第四激活命令和所述第二写命令，写入所述第三计数值；
[0035]所述计数逻辑模块还用于记录所述与所述第二子存储块不同的子存储块的编号，以便下次需要计数时从所述与所述第二子存储块不同的子存储块内读取计数值。
[0036]结合第二方面的第一种可能的实现方式，在第二方面的第二种可能的实现方式中，所述与所述第二子存储块不同的子存储块为所述第一子存储块。
[0037]结合第二方面，在第二方面的第三种可能的实现方式中，所述计数逻辑模块发送的所述第二激活命令与所述第一读命令之间的时间间隔小于tRC。
[0038]结合第二方面的第一种可能的实现方式，在第二方面的第四种可能的实现方式中，所述计数逻辑模块发送的所述第三激活命令与所述第一写命令之间的时间间隔等于tRC。
[0039]通过上述技术方案，将第一计数值保存在第一子存储块内，将第二计数值保存在第二子存储块内，也就是将更新前后的计数值分别保存在不同的子存储块内，由于更新前后的计数值保存在不同的子存储块内，那么两次的激活命令就没有延时限制，也就不需要等待tRC时间，缩短等待时间后就可以提高带宽，满足高速设备的速率要求。
【专利附图】
【附图说明】
[0040]为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0041]图1为本发明基于DDR SDRAM的计数器的实现方法一实施例的结构示意图；
[0042]图2为本发明实施例中计数器实现的结构示意图；
[0043]图3为本发明基于DDR SDRAM的计数器的实现方法另一实施例的流程示意图；
[0044]图4为图3对应的时序示意图；
[0045]图5为本发明基于DDR SDRAM的计数器的结构示意图。
【具体实施方式】
[0046]为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0047]图1为本发明基于DDR SDRAM的计数器的实现方法一实施例的结构示意图，包括:
[0048]步骤11:接收到第一报文后，向DDR SDRAM发送第一激活(ACT)命令和第一读(RD)命令，所述第一激活命令用于激活所述DDR SDRAM内的第一子存储块(Bank)，所述第一读命令用于读取所述第一子存储块内存储的第一计数值；
[0049]步骤12:对所述第一计数值进行第一更新处理，得到第二计数值；
[0050]步骤13:向所述DDR SDRAM发送第二激活命令和第一写命令，所述第二激活命令用于激活所述DDR SDRAM内的第二子存储块，所述第一写命令用于将所述第二计数值写入所述第二子存储块内。
[0051]如图2所示，为本发明实施例中计数器实现的结构示意图，转发芯片用于转发各种报文，计数器是基于DDR SDRAM (简称为DDR)的计数器，包括现场可编程门阵列(FieldProgrammable Gate Array, FPGA)和DDR, FPGA中包括计数逻辑模块。计数逻辑模块用于更新计数值，DDR用于存储计数值。
[0052]如图1所示的实施例的执行主体可以具体为计数器内的计数逻辑模块。针对第一报文，更新前的计数值(也就是第一计数值)保存在第一子存储块(Bank)内，更新后的计数值(也就是第二计数值)保存在第二子存储块内。
[0053]结合图2所示的结构示意图，图3为本发明基于DDR SDRAM的计数器的实现方法另一实施例的流程不意图，图4为图3对应的时序不意图。本实施例包括:
[0054]步骤31:计数逻辑模块接收到转发芯片转发的第一报文后，向DDR发送第一激活命令和第一读命令，第一激活命令用于激活DDR内的第一子存储块，第一读命令用于读取第一子存储块内存储的第一计数值。
[0055]可选的，计数逻辑模块可以根据预先记录的子存储块的编号，确定激活的子存储块，例如，记录的子存储块的编号为第一子存储块的编号，那么发送的第一激活命令就用于激活第一子存储块。
[0056]可选的，在计数时，可以根据端口、IP地址等报文字段区分不同的流，对不同的流分别进行计数，例如，将端口 I的报文划分为第一组流，具有第计数值_1，将端口 2的报文划分为第二组流，具有计数值_2等。每个不同的计数值保存在DDR的不同的子存储块(Bank)内，例如，计数值_1保存在子存储块_1内，第二个计数值保存在子存储块_3内等，在初始时的计数值具体保存在哪个子存储块内可以预先约定，并记录在计数逻辑模块中，这样当计数逻辑模块得到计数值后就可以根据记录的子存储块的编号将计数值保存到对应的子存储块内。例如，当对第一组流进行计数时，得到第一计数值后，可以将第一计数值存储到子存储块_1内。
[0057]步骤32:计数逻辑模块对所述第一计数值进行第一更新处理，得到第二计数值；
[0058]其中，可以根据要计数的内容进行相应的更新，例如，需要对报文的个数进行计数时，那么每接收到一个属于对应流的报文后就对计数值加1，具体如每接收到一个端口 I的报文，那么将第一计数值加I。
[0059]可以理解的是，也可以根据实际需要对其它参数进行计数，例如需要对报文的长度进行计数时，每接收到一个属于对应流的报文后，就在原有计数值的基础上加上接收到的报文的长度，得到更新后的报文长度。
[0060]步骤33:计数逻辑模块向DDR发送第二激活命令和第一写命令，所述第二激活命令用于激活DDR内的第二子存储块，所述第一写命令用于将所述第二计数值写入所述第二子存储块内。
[0061]其中，第二子存储块是与第一子存储块不同的子存储块，具体是哪个存储块也可以预先约定，例如，对于第一组流，其更新前的计数值和更新后的计数值分别存储在DDR的子存储块_1和子存储块_2内，对应第一组流的第一计数值保存在子存储块_1内，那么对应第一组流的第二计数值就保存在子存储块_2内，之后得到第二计数值后就可以激活子存储块_2并将第二计数值写入子存储块_2内。
[0062]如图4所示，由于第一子存储块和第二子存储块属于不同的子存储块，没有延时限制，那么在得到第二计数值后就可以直接写入第二子存储块内，不需要再等待tRC时间后才写入，就可以降低读出、写入之间的延时。
[0063]步骤34:计数逻辑模块记录第二子存储块的编号。
[0064]通过记录的子存储块的编号，在下次接收到报文后，可以根据编号从对应的子存储块内读取计数值。
[0065]S卩，可选的，还可以包括:
[0066]步骤35:计数逻辑模块接收到第二报文后，根据记录的第二子存储块的编号，向DDR发送第三激活命令和第二读命令，第三激活命令用于激活所述第二子存储块，所述第二读命令用于从所述第二子存储块内读取所述第二计数值；
[0067]由于第三激活命令和第二激活命令都是用于激活第二子存储块，因此，如图4所示，第三激活命令与第一写命令之间需要间隔tRC时间。之后，通过激活和读命令，可以从第二子存储块内读取第二计数值。
[0068]步骤36:计数逻辑模块对所述第二计数值进行第二更新处理，得到第三计数值；
[0069]例如，类似第一更新处理的内容，如果是对报文个数进行增加，那么可以是加I。
[0070]步骤37:计数逻辑模块向DDR发送第四激活命令和第二写命令，所述第四激活命令用于激活所述第一子存储块，所述第二写命令用于将所述第三计数值写入所述第一子存储块内。
[0071]类似步骤33都是进行写操作，与步骤33不同的是，步骤33是写入第二子存储块，而这里是写入第一子存储块，实现子存储块间的轮流存储。
[0072]步骤38:记录第一子存储块的编号。
[0073]之后，当再次接收到报文后，可以根据步骤3广步骤38重复执行。
[0074]通过上述流程计数值在第一子存储块和第二子存储块内轮流存储，也就是使用乒兵(ping-pong)操作完成一次计数器的读写。
[0075]本实施例以计数值在第一子存储块和第二子存储块间轮流存储为例，可以理解的是，也可以在其余子存储块内进行存储，例如，从第二子存储块内读取并更新后，将更新后的计数值存储到第三子存储块内。
[0076]从上面流程可以看出，对于每个报文的读和写之间，由于激活不同的子存储块，因此不用间隔一个tRC时间，这样就比原有方案减少了 40个时钟周期的等待时间，还是假设DDR3为存储介质，频率为1600MHz为例，那么应用本发明实施例后的带宽就是:800MHz/40=20Mpps，比原有方案提高了一倍的访问带宽。
[0077]另外，以IGbit的DDR3为例，当计数值为128位(bit)时，能够实现4MX 128bit的计数器。
[0078]本实施例以DDR作为存储媒介，可以保证存储容量；通过将更新前后的计数值分别保存在不同的子存储块内，两次的激活命令就没有延时限制，也就不需要等待tRC时间，缩短等待时间后就可以提高带宽，满足高速设备的速率要求，避免DDR的带宽浪费。
[0079]图5为本发明基于DDR SDRAM的计数器的结构示意图，包括计数逻辑模块51和DDRSDRAM 52 ;所述DDR SDRAM包括第一子存储块521和第二子存储块522 ;所述计数逻辑模块51用于接收到第一报文后，向所述第一子存储块521发送第一激活命令和第一读命令，所述第一激活命令用于激活所述第一子存储块521，所述第一读命令用于读取所述第一子存储块521内存储的第一计数值；所述第一子存储块521用于根据所述第一激活命令和所述第一读命令，将所述第一子存储块521内存储的第一计数值读出给所述计数逻辑模块；所述计数逻辑模块51还用于所述第一计数值进行第一更新处理，得到第二计数值；所述计数逻辑模块51还用于向所述第二子存储块522发送第二激活命令和第一写命令，所述第二激活命令用于激活所述第二子存储块522，所述第一写命令用于将所述第二计数值写入所述第二子存储块522 ;所述第二子存储块522还用于根据所述第一激活命令和所述第一写命令，写入所述第二计数值。
[0080]可选的，所述计数逻辑模块51还用于记录所述第二子存储块522的编号；
[0081]所述计数逻辑模块51还用于接收到第二报文后，根据记录的所述第二子存储块的编号，向所述第二子存储块522发送第三激活命令和第二读命令，所述第三激活命令用于激活所述第二子存储块522，所述第二读命令用于从所述第二子存储块522内读取所述第二计数值；
[0082]第二子存储块522还用于根据所述第三激活命令和所述第二读命令，将所述第二子存储块内存储的第二计数值读出给所述计数逻辑模块51 ；
[0083]所述计数逻辑模块51还用于对所述第二计数值进行第二更新处理，得到第三计数值；
[0084]所述计数逻辑模块51还用于向DDR SDRAM 52内与所述第二子存储块不同的子存储块发送第四激活命令和第二写命令，所述第四激活命令用于激活与所述第二子存储块不同的子存储块，所述第二写命令用于将所述第三计数值写入所述与所述第二子存储块不同的子存储块内；
[0085]所述与所述第二子存储块不同的子存储块还用于根据所述第四激活命令和所述第二写命令，写入所述第三计数值；
[0086]所述计数逻辑模块51还用于记录所述与所述第二子存储块不同的子存储块的编号，以便下次需要计数时从所述与所述第二子存储块不同的子存储块内读取计数值。
[0087]可选的，所述与所述第二子存储块不同的子存储块为所述第一子存储块521。
[0088]可选的，所述计数逻辑模块51发送的所述第二激活命令与所述第一读命令之间的时间间隔小于tRC。
[0089]可选的，所述计数逻辑模块51发送的所述第三激活命令与所述第一写命令之间的时间间隔等于tRC。
[0090]本实施例以DDR作为存储媒介，可以保证存储容量；通过将更新前后的计数值分别保存在不同的子存储块内，两次的激活命令就没有延时限制，也就不需要等待tRC时间，缩短等待时间后就可以提高带宽，满足高速设备的速率要求，避免DDR的带宽浪费。
[0091]本发明实施例可以应用到各种需要高性能计数器的场合，如操作管理维护(Operation Administration and Maintenance, 0ΑΜ)、网络流(NETSTREAM)等协议的场景。
[0092]所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，仅以上述各功能模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能模块完成，即将装置的内部结构划分成不同的功能模块，以完成以上描述的全部或者部分功能。上述描述的系统，装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
[0093]在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述模块或单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
[0094]所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
[0095]另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
[0096]所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或处理器(processor)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括:U盘、移动硬盘、只读存储器(ROM, Read-Only Memory)、随机存取存储器(RAM, Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。
[0097]以上所述，以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。
【权利要求】
1.一种基于双数据率同步动态随机访问存储器DDR SDRAM的计数器的实现方法，其特征在于，包括: 接收到第一报文后，向DDR SDRAM发送第一激活命令和第一读命令，所述第一激活命令用于激活所述DDR SDRAM内的第一子存储块，所述第一读命令用于读取所述第一子存储块内存储的第一计数值； 对所述第一计数值进行第一更新处理，得到第二计数值； 向所述DDR SDRAM发送第二激活命令和第一写命令，所述第二激活命令用于激活所述DDR SDRAM内的第二子存储块，所述第一写命令用于将所述第二计数值写入所述第二子存储块内。
2.根据权利要求1所述的方法，其特征在于，还包括: 记录所述第二子存储块的编号； 接收到第二报文后，根据记录的所述第二子存储块的编号，向所述DDR SDRAM发送第三激活命令和第二读命令，所述第三激活命令用于激活所述第二子存储块，所述第二读命令用于从所述第二子存储块内读取所述第二计数值； 对所述第二计数值进行第二更新处理，得到第三计数值； 向所述DDR SDRAM发送第四激活命令和第二写命令，所述第四激活命令用于激活与所述第二子存储块不同的子存储块，所述第二写命令用于将所述第三计数值写入所述与所述第二子存储块不同 的子存储块内。 记录所述与所述第二子存储块不同的子存储块的编号，以便下次需要计数时从所述与所述第二子存储块不同的子存储块内读取计数值。
3.根据权利要求2所述的方法，其特征在于，所述与所述第二子存储块不同的子存储块为:所述第一子存储块。
4.根据权利要求1所述的方法，其特征在于， 所述第二激活命令与所述第一读命令之间的时间间隔小于同一个子存储块两次激活之间的最小延时tRC。
5.根据权利要求2所述的方法，其特征在于， 所述第三激活命令与所述第一写命令之间的时间间隔等于同一个子存储块两次激活之间的最小延时tRC。
6.一种基于双数据率同步动态随机访问存储器DDR SDRAM的计数器，其特征在于，包括: 计数逻辑模块和DDR SDRAM ； 所述DDR SDRAM包括第一子存储块和第二子存储块； 所述计数逻辑模块用于接收到第一报文后，向所述第一子存储块发送第一激活命令和第一读命令，所述第一激活命令用于激活所述第一子存储块，所述第一读命令用于读取所述第一子存储块内存储的第一计数值； 所述第一子存储块用于根据所述第一激活命令和所述第一读命令，将所述第一计数值读出给所述计数逻辑模块； 所述计数逻辑模块还用于所述第一计数值进行第一更新处理，得到第二计数值； 所述计数逻辑模块还用于向所述第二子存储块发送第二激活命令和第一写命令，所述第二激活命令用于激活所述第二子存储块，所述第一写命令用于将所述第二计数值写入所述第二子存储块； 所述第二子存储块还用于根据所述第一激活命令和所述第一写命令，写入所述第二计数值。
7.根据权利要求6所述的计数器，其特征在于， 所述计数逻辑模块还用于记录所述第二子存储块的编号； 所述计数逻辑模块还用于接收到第二报文后，根据记录的所述第二子存储块的编号，向所述第二子存储块发送第三激活命令和第二读命令，所述第三激活命令用于激活所述第二子存储块，所述第二读命令用于从所述第二子存储块内读取所述第二计数值； 所述第二子存储块还用于根据所述第三激活命令和所述第二读命令，将所述第二计数值读出给所述计数逻辑模块；所述计数逻辑模块还用于对所述第二计数值进行第二更新处理，得到第三计数值；所述计数逻辑模块还用于向所述DDR SDRAM内与所述第二子存储块不同的子存储块发送第四激活命令和第二写命令，所述第四激活命令用于激活与所述第二子存储块不同的子存储块，所述第二写命令用于将所述第三计数值写入所述与所述第二子存储块不同的子存储块内； 所述与所述第二子存储块不同的子存储块还用于根据所述第四激活命令和所述第二写命令，写入所述第三计数值； 所述计数逻辑模块还用于记录所述与所述第二子存储块不同的子存储块的编号，以便下次需要计数时从所述与所述第二子存储块不同的子存储块内读取计数值。
8.根据权利要求7所述的计数器，其特征在于，` 所述与所述第二子存储块不同的子存储块为所述第一子存储块。
9.根据权利要求6所述的计数器，其特征在于， 所述计数逻辑模块发送的所述第二激活命令与所述第一读命令之间的时间间隔小于同一个子存储块两次激活之间的最小延时tRC。
10.根据权利要求7所述的计数器，其特征在于， 所述计数逻辑模块发送的所述第三激活命令与所述第一写命令之间的时间间隔等于同一个子存储块两次激活之间的最小延时tRC。
【文档编号】H04L12/26GK103731313SQ201210381346
【公开日】2014年4月16日 申请日期:2012年10月10日 优先权日:2012年10月10日
【发明者】尤科剑, 孔超, 孙苏伟, 李力, 刘轶 申请人:华为技术有限公司