专利名称：一种并行加扰的方法及装置的制作方法
技术领域：
本发明及对通信信号进行加扰的方法及装置，特别是涉及采用稀疏存储技术对通信信号进行并行加扰的方法及装置。
背景技术：
在通信系统中，加扰的目的主要在于将干扰信号随机化，在发送端用小区专用扰码序列进行加扰，接收端再进行解扰，只有本小区内的UE才能根据本小区的ID形成的小区专用扰码序列对接收到的本小区内的信息进行解扰，这样可以在一定程度上减小相邻小区间的干扰。现有的通信加扰技术可分为两种串行加扰技术和并行加扰技术。串行加扰就是用一个标准的伪随机序列与接收到信号串行加扰，伪随机序列由一个标准的伪随机序列发生器生成，其中“O”与“I”出现的概率接近50%。由于二进制数值运算的特殊性质，用伪随机序列对输入的传送码流进行扰乱后，无论原始传送码流是何种分布，扰乱后的数据码流中“O”与“I”的出现概率都接近50%。扰乱虽然改变了原始传送码流，但这种扰乱是有规律的，因而也是可以解除的。串行加扰示意图如附图
I所示。但串行加扰存在的问题是由于受触发器翻转性能以及后续存储器读写操作速度的限制。在这个速率等级上，对高速的串行数据流进行线速处理在硬件实现上是不现实的。·
传统的并行加扰技术是指扰码器同时给出多位伪随机码.与多路并行信码进行逻辑运算，产生多位加扰的信码输出。对给定的信码流，进行并行加扰后经并串转换所产生的码字.应当与直接串行加扰所产生的码字完全一致。实现并行加扰主要是伪随机序列发生器的并行化问题。即如何设计一种扰码器，使每个时钟周期所产生的并行码字符合规定的伪随机码顺序。因此，并行加扰技术就将串行的信码分块，不同的分块同时在多个过程中进行加扰。并行加扰示意图如附图2所示。传统的并行加扰方法在并行宽度不大的情况下，复杂度与扰码生成多项式的阶数无关，而且不需要占用硬件的存储资源。但是传统并行加扰方法也存在问题I、如果使用的扰码器复杂，传统并行加扰方法产生的伪随机序列长，对应寄存器的状态变化关系矩阵阶数高，即使使用VHDL语言在可编程逻辑器件上进行实现，也会造成庞大的运算量。2、传统并行加扰方法的系统开销仍然很大，而且随着并行宽度的增大，扰码器并行输出逻辑的推导开始变复杂，需要占用的硬件资源开始变大。
发明内容
本发明的目的在于提供一种并行加扰的方法，以减少加扰的运算量和对存储空间的占用。本发明的目的是这样实现的一种并行加扰的方法，按以下步骤进行
a)信号分组以扰码器状态变化关系矩阵的阶数η作为分割长度，对输入信号分割后进行分组储存；b)加扰序列生成根据加扰所需伪随机序列长度，确定扰码器的状态变化关系矩阵T ;采用以下三个数组对状态变化矩阵t进行稀疏存储一维实型数组A :存储矩阵t的非零元素元值；一维实型数组JA :存储矩阵t的非零元素的列下标作为列值；一维实型数组IA :存储矩阵
t的非零元素的行下标作为行标；设扰码器在初始时刻的状态Cr
Qn+k =产 2"，式中，Qn+k为扰码器在n+k时刻的状态，Tk为状态变化矩阵T的k次方， 符
号表示矩阵与向量相乘过程中的加法采用模2加法；将《这2"+fc作为加扰序列；c )加扰处理扰码器的并行输出数据Dtjut与并行输入数据Din及扰码器初始状态之间的逻辑关系如下式= At fcra"+2…δΓ”，其中 表示模二加法，并对不同分组的输入信
号采用加扰序列并行进行加扰处理；d)并串转换在加扰后，不同分组的输入信号根据输入信号的时刻，按次序还原成串行的数据流。上述阶数η等于7时，步骤c)中扰码器并行输出数据Dwt与并行输入数据Din及扰码器初始状态之间的逻辑关系式下
权利要求
1.一种并行加扰的方法，其特征在于，按以下步骤进行a)信号分组以扰码器状态变化关系矩阵的阶数η作为分割长度，对输入信号分割后进行分组储存b)加扰序列生成根据加扰所需伪随机序列长度，确定扰码器的状态变化关系矩阵T ;采用以下三个数组对状态变化矩阵T进行稀疏存储一维实型数组A :存储矩阵T的非零元素元值；一维实型数组JA :存储矩阵T的非零元素的列下标作为列值；一维实型数组IA :存储矩阵T的非零元素的行下标作为行标；设定扰码器在初始时刻的状态Qn，根据式
2.根据权利要求I所述的一种并行加扰的方法，其特征是，所述阶数η等于7时步骤C) 中，扰码器并行输出数据Dtjut与并行输入数据Din及扰码器初始状态之间的逻辑关系式下
3.一种并行加扰的装置，其特征在于，包括信号分组单元以扰码器状态变化关系矩阵的阶数η作为分割长度，对输入信号分割后进行分组储存；加扰序列生成单元根据加扰所需伪随机序列长度，确定扰码器的状态变化关系矩阵， 采用以下三个数组对状态变化矩阵T进行稀疏存储一维实型数组A :存储矩阵T的非零之素元值；一维实型数组JA :存储矩阵T的非零元素的列下标作为列值，设扰码器在初始时刻
全文摘要
本发明公开了一种并行加扰的方法及装置，其中，所述方法包括以扰码器状态变化关系矩阵的阶数n作为分割长度，对输入信号进行分割储存；根据加扰所需伪随机序列长度，确定扰码器的状态变化关系矩阵T，将稀疏储存T矩阵中行值与列值对应相等的元素相乘；设定扰码器在初始时刻的状态，根据式推导出扰码器的并行输出与并行输入数据及扰码器初始状态之间的逻辑关系，将不同分组的输入信号并行进行加扰处理；加扰后，不同分组的输入信号根据输入信号的时刻，按次序还原成串行的数据流。通过本发明，能够减少加扰的运算量，并减少对存储空间的占用。
文档编号H04L1/00GK102932100SQ20121039117
公开日2013年2月13日 申请日期2012年10月16日 优先权日2012年10月16日
发明者张嘉岷, 李琪林, 肖杰, 苗长胜, 白泰 申请人:四川电力科学研究院, 国家电网公司