专利名称：灵活接收器架构的制作方法
技术领域：
本发明总体上涉及数据通信。更具体而言，本发明涉及用于高速数据链路的电路。
背景技术：
高速数据链路用来在系统中的设备之间传达数据。已经为这样的高速链路在日益增加的快速数据速率开发了串行接口协议。用于串行接口的工业标准协议的示例包括PCI Express (外围部件互连快速)、xaui (χ附件单元接口)、sRio(串行高速 ο)和其它协议。随着高速数据链路的操作速度增加至数十吉比特每秒(Gbps)的速率，精细均衡方案为了补偿高频信号损耗而变得更有必要。遗憾的是，尽管均衡电路可以被设计成实施复杂均衡技术，但是这样的电路通常消耗大量功率并且一般在满足各种不同类型的应用的要求方面不灵活。
发明内容
一个实施例涉及一种用于数据链路的接收器电路。该接收器电路至少包括第一信号路径、第二信号路径和路径选择器电路。第一信号路径包括第一均衡电路，并且第二信号路径包括第二均衡电路。路径选择器电路被配置成选择第一信号路径和第二信号路径中的一个信号路径。另一实施例涉及一种至少包括串行数据接收器和路径选择器电路的集成电路。该串行数据电路包括多个信号路径，并且每个信号路径包括至少一个均衡电路。该路径选择器电路被配置成选择多个信号路径中的一个信号路径。另一实施例涉及一种接收器均衡的方法。集成电路被配置成将多个信号路径中的所选信号路径用于接收器均衡。可以使用所选信号路径而又关断去往非所选信号路径的功率来对接收的数据执行均衡。还公开其它实施例和特征。
图1是根据本发明的实施例的通信链路的高级图。图2描绘了根据本发明的实施例的接收器均衡器电路。图3描绘了根据本发明的实施例的连续时间线性估计(CTLE)电路。图4描绘了根据本发明的实施例的可变CTLE电路。图5描绘了根据本发明的实施例的路径选择器电路。图6是根据本发明的实施例的用于接收串行数据信号的方法的流程图。图7是可以包括本发明的方面的现场可编程门阵列(FPGA)的简化部分框图。图8是可以运用本发明的技术的示例性数字系统的框图。
具体实施例方式本公开内容提供了一种克服上文讨论的问题的创新接收器架构。该接收器架构支持灵活使用可以与不同类型的应用一起灵活使用的均衡电路。图1是根据本发明的实施例的通信链路的高级图。如图1中所示，通信链路一般由发射器(TX) 120、接收器(RX) 140和位于发射器与接收器之间的通信信道(CH) 130组成。TX 120可以包括并行输入串行输出(PISO)电路122。PISO(串行化器)电路122被配置成接收并行数据信号并且将它转换成串行数据信号。例如，发射器120可以是集成电路的部分，并且并行数据信号可以由集成电路中的通信协议模块提供。串行数据信号可以由发射器均衡器(TX EQ)电路124调整。在一个实施例中，TXEQ电路124可以实施有限冲激响应(FIR)均衡，该FIR均衡对发射的信号进行预失真以补偿信道130中的信号失真。时钟生成器(CLK)电路121可以利用锁相环电路以向PIS0122和TX EQ 124电路提供时钟信号。可以向驱动器电路126提供来自TX EQ 124电路的输出。驱动器电路126可以被配置成通过信道130发射串行数据信号。信道130向接收器140传达来自发射器120的串行数据信号。信道130可以使用多个通道(lane)以传达串行数据信号。接收器140可以被配置成向缓冲器电路142中接收来自多通道信道的发射的串行数据信号。缓冲器电路142可以向接收器均衡(RXEQ)电路144输出接收的串行数据信号。RX EQ电路144可以被配置成如这里进一步描述的那样执行一个或者多个均衡，以补偿信道中的高频信号损耗。RX EQ电路144可以向时钟数据恢复(OTR)电路145并且向锁存器电路146的数据输入输出“经均衡的”串行数据信号。⑶R电路145可以使用PLL以从串行数据信号恢复时钟信号。可以向RX EQ电路144和锁存器电路146的时钟输入提供恢复的时钟信号。锁存器电路146可以被配置成在它的数据输入从RX EQ电路144接收“经均衡的”串行数据信号并且在它的时钟输入从CDR电路145接收恢复的时钟信号。锁存器电路146向串行输入并行输出(SIPO)电路148输出重新生成的串行数据信号。SIPO(串行化器)电路148被配置成接收串行数据信号并且将它转换成并行数据信号。可以向接收设备的其它电路提供并行数据信号。例如，接收设备可以是集成电路，并且可以向集成电路中的通信协议模块提供并行数据信号。图2描绘根据本发明的实施例的接收器均衡器(RX EQ)电路144。如所示，RX EQ电路144从RX缓冲器电路142接收串行数据信号并且在向串行数据信号施加均衡之后向⑶R电路145和锁存器电路146输出“经均衡的”串行数据信号。来自RX缓冲器电路142的串行数据信号由第一连续时间线性估计(CTLE)电路202接收。第一 CTLE电路202向信号施加初始的一般为线性的补偿。下文关于图3描述第一 CTLE电路202的一个实施例。第一 CTLE电路202可以向两个信号路径提供它的输出信号。第一信号路径在图中的底部上被示出并且可以通向第二 CTLE电路204。第二 CTLE电路204向信号施加又一个一般为线性的补偿。在一个实施例中，也可以如下文关于图3描述的那样实施第二 CTLE电路204。第二 CTLE电路204可以向判决反馈均衡器(DFE)电路206提供它的输出信号。DFE电路206是非线性均衡电路，该电路使用与先前发射的数据位的逻辑状态有关的反馈以便判决当前数据位的逻辑状态。可以利用DFE电路206的各种实施例。例如,在一个实施例中，可以如在通过整体引用将其公开内容结合于此的于2010年4月13日向王等人授予的第7，697，603号美国专利中描述的那样实施DFE电路206。在另一实施例中，可以用与如在 Sameh A.1brahim 和 Behzad Razavi 在 Digest of TechnicalPapers, IEEEInternational Solid-State Circuits Conference (ISSCC) 2010 年 2 月第170-171 页中发表的“A 20Gb/s 40mff Equalizer in 90nm CMOSTechnology”中公开方式相似的方式实施DFE电路206。在其它实施例中，可以用其它常规设计实施DFE电路206。第二信号路径在图中的顶部上被示出并且可以包括串联的一个或者多个模拟均衡器电路。如图2中所示，第二信号路径包括一系列N个CTLE电路(208-1至208-N)，其中N至少为一。在一个实施例中，每个CTLE电路208-n可以是可变CTLE电路。下文关于图4描述可变CTLE电路的一个实施例。其它实施例也可以包括串联的可变CTLE电路和不可变CTLE电路(例如，如图3中所示)。可以向路径选择器电路210的第一输入⑴提供第一信号路径的DFE电路206的输出，并且可以向路径选择器电路210的第二输入(0)提供第二信号路径的最后CTLE电路208-N的输出。路径选择器电路210可以被配置成从第一输入或者第二输入选择“经均衡的”串行数据信号。下文关于图5描述路径选择器电路210的一个实施例。图3描绘了根据本发明的实施例的CTLE电路300。如所示，CTLE电路300可以包括两个漏极电阻器Rdl和Rd2、晶体管Ml和M2、源极电阻器Rs、源极电容器Cs以及两个源级电流宿Isl和Is2。漏极电阻器Rdl可以连接于晶体管Ml的漏极与电压源Vdd之间，并且漏极电阻器Rd2可以连接于晶体管M2的漏极与电压源Vdd之间。电流宿Isl可以连接于晶体管Ml的源极与接地之间，并且电流宿Is2可以连接于晶体管M2的源极与接地之间。向晶体管Ml和M2的栅极提供差分输入信号Vin，并且在两个输出节点生成差分输出信号Vout，其中第一输出节点在晶体管Ml的漏极与漏极电阻器Rdl之间，而第二输出节点在晶体管M2的漏极与漏极电阻器Rd2之间。源极电容器Cs和源极电阻器Rs可以用并联方式连接于两个晶体管Ml与M2的源极之间。源极电容器Cs充当峰化电容器，该峰化电容器可以用来调整在谐振频率产生的增益量。源极电阻器Rs充当源极退化电阻器，该源极退化可以用来调整CTLE电路300的低频增益。图4描绘了根据本发明的实施例的可变CTLE电路400。图4的可变CTLE电路400与图3的CTLE电路300相似。不同之处在于，在可变CTLE电路400中，源极电容器是可变电容器Cv，并且源极电阻器是可变电阻器Rv。可变电容器Cv和可变电阻器Rv出于均衡目的而支持调整电路400的频率和增益特性。图5描绘了根据本发明的实施例的路径选择器电路210。如所示，路径选择器电路210可以包括两个电阻器Rdl和Rd2、第一对晶体管Ml和M2、第二对晶体管M3和M4以及两个电流宿IsO和Isl。电阻器Rdl可以连接于电压源Vdd与晶体管Ml的漏极之间并且也连接于电压源Vdd与晶体管M3的漏极之间。电阻器Rd2可以连接于电压源Vdd与晶体管M2的漏极之间并且也连接于电压源Vdd与晶体管M4的漏极之间。电流宿IsO可以连接于晶体管Ml的源极与接地之间并且也连接于晶体管M2的源极与接地之间。电流宿Isl可以连接于晶体管M3的源极与接地之间并且也连接于晶体管M4的源极与接地之间。可以向第一对晶体管Ml和M2的栅极提供第一差分输入信号VinO,并且可以向第二对晶体管M3和M4的栅极提供第二差分输入信号Vinl。在两个输出节点生成差分输出信号Vout。第一输出节点在电阻器Rdl与晶体管Ml的漏极之间并且也在电阻器Rdl与晶体管M3的漏极之间。第二输出节点在电阻器Rd2与晶体管M2的漏极之间并且也在电阻器Rd2与晶体管M4的漏极之间。为了选择第一差分输入信号VinO以驱动输出信号Vout,接通第一电流宿IsO而关断第二电流宿Isl。为了选择第二差分输入信号Vinl以驱动输出信号Vout，接通第二电流宿Isl而关断第一电流宿IsO。图6是根据本发明的实施例的用于接收器均衡的方法600的流程图。提供602具有多路径接收器均衡器的集成电路。在一个实施例中，多路径接收器可以如上文关于图2描述的那样具有两个信号路径。继而可以配置(编程)604集成电路以将所选信号路径用于接收器均衡。继而可以使用所选信号路径而又关断去往非所选信号路径的功率来对接收的信号执行606均衡。参照上文关于图2描述的均衡电路200，选择图2的底部上的第一路径(具有CTLE204和DFE 206)可能由于DFE电路206的减少符号间干扰(ISI)而又对时钟抖动的灵敏度更少的能力而在某些应用中有利。然而，DFE电路206 —般需要相对大量的功率来操作。另一方面，选择图2的顶部上的第二路径(具有一系列的CTLE电路208-1至208-N)可能在某些应用中是足够的并且可以有利地消耗比第一路径更少的功率。通过去激活第一路径的电路(关断去往第一路径的电路的功率)来实现消耗更少功率。因此，本公开内容提供了一种可以有利地根据链路应用来配置的用于接收器均衡的灵活架构。例如，为了支持更远程的应用(比如25至28Gbps底板应用)，可以选择第一路径(包括DFE)。另一方面，为了支持更短程的应用(比如28Gbps芯片到芯片应用)，可以选择第二路径(一系列CTLE)以便节约大量功率。在这一情况下，第二路径的电路可以被配置成支持没有AC升高的宽带宽。也可以选择第二路径以支持更低速度的10_16Gbps应用。在这一情况下，第二路径的电路可以被配置成在更低频率升高信号幅度(即在更低频率提供AC升高)。图7是可以包括本发明的方面的现场可编程门阵列(FPGA)IO的简化部分框图。应当理解，本发明的实施例可以使用于诸多类型的集成电路(比如现场可编程门阵列(FPGA)、可编程逻辑器件(PLD)、复杂可编程逻辑器件(CPLD)、可编程逻辑阵列(PLA)、数字信号处理器(DSP)和专用集成电路(ASIC))中。FPGAlO在它的“核”内包括由可变长度和速度的列和行互连导体的网络互连的可编程逻辑阵列块(或者LAB) 12的二维阵列。LAB12包括多个(例如，十个)逻辑元件(或者 LE)。LE是提供高效实施用户限定的逻辑功能的可编程逻辑块。FPGA具有可以配置成实施各种组合和依序功能的诸多逻辑元件。逻辑元件具有对可编程互连结构的访问。可编程互连结构可以被编程为在几乎任何所需配置中互连逻辑元件。FPGA 10也可以包括分布式存储器结构，该存储器结构包括在整个阵列内提供的可变大小的随机存取存储器(RAM)块。RAM块例如包括块14、块16和块18。这些存储器块也可以包括移位寄存器和FIFO缓冲器。
FPGA 10还可以包括数字信号处理(DSP)块20，这些块例如可以实施具有加法或者减法特征的乘法器。在这一示例中，位于芯片的外围周围的输入/输出元件(IOE) 22支持诸多单端和/或差分输入/输出标准。每个IOE 22耦合到FPGA 10的外部端子(即管脚)。收发器(TX/RX)信道阵列可以例如如所示布置，其中每个TX/RX信道电路30耦合到若干LAB。TX/RX信道电路30可以包括这里描述的接收器电路以及其它电路。将理解，这里仅出于例示性目的而描述FPGA 10，并且本发明可以实施于许多不同类型的PLD、FPGA和ASIC中。本发明也可以实施于具有FPGA作为若干部件之一的系统中。图8示出了可以体现本发明的技术的示例性数字系统50的框图。系统50可以是编程的数字计算机系统、数字信号处理系统、专门化的数字切换网络或者其它处理系统。另外，可以设计这样的系统以用于广泛多种应用，比如电信系统、汽车系统、控制系统、消费者电子设备、个人计算机、因特网通信和联网以及其它应用。另外，可以在单个板上、在多个板上或者在多个罩内提供系统50。系统50包括由一个或者多个总线互连在一起的处理单元52、存储器单元54和输入/输出(I/o)单元56。根据这一示例性实施例，FPGA 58嵌入于处理单元52中。FPGA 58可以服务于系统50内的许多不同目的。FPGA 58例如可以是处理单元52的逻辑构建块，这些块支持处理单元的内部和外部操作。FPGA 58被编程为实施为了实现它在系统操作中的特定作用而必需的逻辑功能。FPGA 58可以具体地通过连接60耦合到存储器54并且通过连接62耦合到I/O单元56。处理单元52可以将数据引向适当系统部件以用于处理或者存储、执行存储于存储器54中的程序、经由I/O单元56接收和发射数据或者其它相似功能。处理单元52可以是中央处理单元(CPU)、微处理器、浮点协处理器、图形协处理器、硬件控制器、微控制器、编程用作控制器、网络控制器或者任何类型的处理器或者控制器的现场可编程门阵列。另外，在许多实施例中，经常无需CPU。例如，替代CPU，一个或者多个FPGA 58可以控制系统的逻辑操作。作为另一示例，FPGA 58充当可以如需要的那样被重新编程为处理特定计算任务的可重配置的处理器。备选地，FPGA 58可以本身包括嵌入式微处理器。存储器单元54可以是随机存取存储器(RAM)、只读存储器(ROM)、固定或者灵活盘介质、闪存、磁带或者任何其它存储装置或者这些存储装置的组合。在上文描述中，给出了诸多具体细节以提供对本发明的实施例的透彻理解。然而，对本发明的所示实施例的上文描述并非旨在于穷举本发明或者使本发明限于公开的精确形式。相关领域技术人员将认识到，可以在没有具体细节中的一个或者多个细节的情况下或者用其它方法、部件等实现本发明。在其它实例中，未具体示出或者描述公知结构或者操作以免模糊本发明的方面。尽管这里出于示例目的而描述了本发明的具体实施例和用于本发明的示例，但是如本领域技术人员将认识到的那样，各种可能的等效修改在本发明的范围内。可以按照上文具体描述对本发明进行这些修改。
权利要求
1.一种用于数据链路的接收器电路，所述接收器电路包括: 第一信号路径，包括第一均衡电路； 第二信号路径，包括第二均衡电路；以及 路径选择器电路，配置成选择所述第一信号路径和所述第二信号路径中的一个信号路径。
2.根据权利要求1所述的接收器电路，其中所述第一信号路径包括判决反馈均衡器电路。
3.根据权利要求2所述的接收器电路，其中所述第一信号路径包括与所述判决反馈均衡器电路串联的连续时间线性估计电路。
4.根据权利要求1所述的接收器电路，其中所述第二信号路径包括至少一个模拟均衡器电路。
5.根据权利要求4所述的接收器电路，其中所述第二信号路径包括可变连续时间线性估计电路。
6.根据权利要求5所述的接收器电路，其中所述可变连续时间线性估计电路被配置成针对频率范围升高信号幅度。
7.根据权利要求4所述的接收器电路，其中所述第二信号路径包括一系列的连续时间线性估计电路，它们包括至少一个可变连续时间线性估计电路。
8.根据权利要求1所述的接收 器电路，其中所述接收器电路被配置成关断去往非所选信号路径的功率。
9.根据权利要求1所述的接收器电路，还包括: 第一模拟均衡器电路，用于接收数据信号并且用于向所述第一信号路径和所述第二信号路径输出所述数据信号。
10.根据权利要求9所述的接收器电路，还包括: 缓冲器电路，用于向所述第一模拟均衡器电路提供所述数据信号；以及 时钟数据恢复电路，用于从所述路径选择器电路接收经均衡的数据信号。
11.一种集成电路，包括: 串行数据接收器，包括多个信号路径，每个信号路径包括至少一个均衡电路；以及 路径选择器电路，配置成选择所述多个信号路径中的一个信号路径。
12.根据权利要求11所述的集成电路，其中第一信号路径包括判决反馈均衡器电路，并且第二信号路径包括至少一个模拟均衡器电路。
13.根据权利要求12所述的集成电路，其中所述第一信号路径包括与所述判决反馈均衡器电路串联的连续时间线性估计电路。
14.根据权利要求13所述的集成电路，其中所述第二信号路径包括可变连续时间线性估计电路。
15.根据权利要求11所述的集成电路，其中所述串行数据接收器被配置成关断去往非所选信号路径的功率。
16.根据权利要求11所述的集成电路，其中所述集成电路包括现场可编程门阵列。
17.一种接收器均衡的方法，所述方法包括: 配置具有多路径接收器均衡器的集成电路以将所选信号路径用于接收器均衡；并且使用所述所选信号路径对接收的数据执行均衡。
18.根据权利要求17所述的方法，其中第一信号路径包括判决反馈均衡电路。
19.根据权利要求18所述的方法，还包括: 如果未选择所述第一信号路径，则关断去往所述判决反馈均衡电路的功率。
20.根据权利要求18所述的方法，其中第二信号路径包括可变连续时间线性估计电路。
全文摘要
本发明总体上涉及灵活接收器架构，其中，一个实施例涉及一种用于数据链路的接收器电路。该接收器电路至少包括第一信号路径、第二信号路径和路径选择器电路。第一信号路径包括第一均衡电路，并且第二信号路径包括第二均衡电路。路径选择器电路被配置成选择第一信号路径和第二信号路径中的一个信号路径。还公开了其它实施例和特征。
文档编号H04L25/03GK103095618SQ20121044103
公开日2013年5月8日 申请日期2012年11月2日 优先权日2011年11月4日
发明者丁玮琦, S·舒马拉耶夫, 李鹏, S·纳拉扬 申请人:阿尔特拉公司