专利名称：一种基于dtmb接收机的3780点fft处理装置的制作方法
技术领域：
本发明属于信号处理技术领域，特别涉及一种基于DTMB (地面数字电视多媒体广播)的高速3780点FFT处理器实现技术。
背景技术：
近年来，DTMB —直是无线领域关注的热点之一，DTMB标准(GB20600-2006)的多载波传输模式采用时域同步正交频分复用(TDS-OFDM)作为核心技术，其调制/解调过程分别由3780点IFFT/FFT实现。在接收机设计中，为了实现TDS-OFDM解调，需要进行多次快速傅里叶变换(FFT)，FFT处理器占据了 DTMB接收机系统大量的运算时间及资源，在很大程度上决定了 DTMB接收机的功耗和复杂度。目前，对于3780点FFT处理器的设计主要有两种实现思路:(I)使用插值法，将3780点通过内插得到4096点，利用现已成熟的基_2或基_4算法得到4096点的FFT，再通过减采样得到3780点FFT结果；(2)利用素因子算法，将3780点分解成27X 140，其中27点FFT利用混合基FFT算法分解为3X9，140点FFT利用素因子算法分解为7X 5X4，3、4、5、7、9点的FFT分别用Winorgad傅里叶变换算法(WFTA)算法实现。方法(I)通过将3780点内插为4096点，降低了硬件实现的复杂度，但同时也引入了运算误差，使计算精度降低，因此很少在工程实现中采用；工程实现中一般采用方法(2)进行3780点FFT处理器设计。常用的设计结构是，采用流水线结构，由不同基WFTA运算单元级联实现。其中，每个WFTA运算单元采用串行结构进行硬件设计，即每个时钟周期输入一个数据，同时每个时钟周期也仅有一个运算结果输出。由于采用的串行结构，限制了 FFT处理器的数据吞吐率。
实用新型内容有鉴于此，本实用新型的发明目的在于:提供一种基于全流水线的并行3780点FFT处理装置，不仅能精确的进行3780点的IFFT/FFT运算处理，而且能有效提高数据吞吐率，提升3780点FFT处理装置的处理性能。本实用新型的一种基于DTMB接收机的3780点FFT处理装置，包括FFT/IFFT运算控制模块、输入缓存模块、27点FFT运算模块、矩阵转置模块、140点FFT运算模块、输出缓存模块，输入缓存模块，与FFT/IFFT运算控制模块连接，对输入数据进行缓存，并将串行输入的3780点数据调整为9路并行数据输出；27点FFT运算模块，与所述输入缓存模块连接；在FFT/IFFT运算控制模块的控制下，以9路并行方式进行27点FFT运算； 还包括矩阵转置模块，与所述27点FFT运算模块连接；在FFT/IFFT运算控制模块的控制下，对中间结果进行缓存，将9路并行输入的数据调整为7路并行数据输出；[0012]140点FFT运算模块，与所述矩阵转置模块连接；在FFT/IFFT运算控制模块的控制下，以7路并行方式进行140点FFT运算，并输出4路并行数据；输出缓存模块，与所述140点FFT模块连接；在FFT/IFFT运算控制模块的控制下，对运算结果进行缓存，并根据输出顺序，串行输出3780个数据。在本实用新型的内部结构中，由于不同基运算单元均采用并行结构构成了本实用新型的高速3780点FFT处理器，有效的提高了数据吞吐率，以供DTMB接收机其他处理单元复用，保证在一个信号帧时间内完成多次FFT运算，从而在整体上减少DTMB接收机的逻辑资源消耗。为了实现输入缓存模块将串行输入的3780点数据调整成9路并行数据输出，本实用新型的输入缓存模块包括两组存储器，其中每组存储器包括18个存储单元，所述FFT/IFFT运算控制模块控制两组存储器进行乒乓存储操作。综上所述，由于采用了上述技术方案，本实用新型的有益效果是:与现有的串行结构的基于素因子算法的3780点FFT处理装置相比，能有效提高数据吞吐率，提升3780点FFT处理装置的处理性能，从而在整体上减少DTMB接收机的逻辑资源消耗。
本实用新型将通过例子并参照附图的方式说明，其中:图1是本实用新型的架构示意图；图2是本实用新型的电路结构示意图；图3是本实用新型的输入缓存模块结构示意图；图4是本实用新型的140点FFT运算吞吐率协调原则示意图；图5是本实用新型的WFTA运算单元结构示意图。图6是本实用新型的输出缓存模块结构示意图；图中标记:1-输入缓存模块，2-27点FFT运算模块、3-140点FFT运算模块、4_输出缓存模块。
具体实施方式
本说明书中公开的所有特征，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。本说明书(包括任何附加权利要求、摘要和附图)中公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征只是一系列等效或类似特征中的一个例子而已。参见图1，本实用新型的3780点FFT处理装置包括FFT/IFFT运算控制模块，用来控制以下模块的运算处理操作:输入缓存模块、27点FFT运算模块、矩阵转置模块、140点FFT运算模块和输出缓存模块，上述各模块顺序连接。其中输入缓存模块将I路串行输入的3780个数据调整成9路并行数据输出；27点FFT运算模块输入输出均为9路并行数据；矩阵转置模块输入为9路并行数据，输出为7路并行数据；140点FFT运算模块输入为7路并行数据，输出为4路并行数据；输出缓存模块输入为4路并行数据，输出为I路串行数据；上述27点FFT运算模块和140点FFT运算模块按乒乓方式分式交替进行运算处理，具体的电路结构如图2所示。为保证流水线处理的高速进行，本实用新型的输入缓存模块采用两组存储器进行乒乓存储操作，如图2所示的3780点缓存A、3780点缓存B，其中，每组存储器又包括9路实虚部共18个深度512的IObit RAM，如图3所示。输入缓存模块实现的功能是:接收串行输入的3780个数据，按照数据映射关系，将输入数据调整成9路，每路420个数据，经过缓存后，对数据以9路并行方式输出给27点FFT运算模块，以满足27点FFT模块的9路并行处理的要求。为了实现输入缓存模块功能，该模块内部使用36个深度为512的10 bit RAM，对输入数据进行存储。对于从(Γ3779顺序的数据来说，每个数据都依据固定的映射关系映射到特定RAM的特定地址上。根据3780个数据在9个RAM中已知的存储位置，产生相应的存储选择(存储选择由选择器实现)、存储地址和写控制信号，并将其存储在一个深度为4096的13 bitROM中，在本实用新型的FFT处理装置工作时，将上述信号从ROM中依次读出，用来控制9个RAM的写操作；读取RAM时，每次读出9路数据，按照地址累加的顺序读取即可。参见图2，本实用新型的27点FFT运算模块分别以9和3的并行度进行离散傅里叶变换(DFT)运算，内部结构由9点、3点FFT运算单元级联构成，在9点和3点FFT运算单元之间设置有中间结果缓存器及旋转因子乘法器，9点FFT运算单元由I个9点WFTA运算单元构成，为了协调9点、3点FFT运算单元之间的吞吐率，3点FFT运算单元由3个3点WFTA运算单元构成。基于上述结构，使得本实用新型的27点FFT运算模块以9路并行方式进行DFT运算；中间结果缓存器完成混合基算法所需要的整序功能，同时，为了满足流水线的处理的高速进行，Cachel内部采用两个长度为27的寄存器组(27点缓存A、27点缓存B)，实现乒乓操作。在本实用新型中，27点FFT运算模块以9路并行方式输出3780个中间结果，矩阵转置模块的作用是将输入的9X420个数据转置成7X540个数据的形式，使得7X540数据的每列为7个数据，为后级140点F`FT运算模块提供7路并行数据输入。参见图2，本实用新型的140点FFT运算模块内部首先由素因子算法实现35点和4点FFT运算单元的级联，而35点FFT运算单元又由素因子算法分解为7点、5点FFT运算单元级联实现，且两次级联之间分别由中间结果缓存器(35点缓存A、35点缓存B，140点缓存A、140点缓存B)进行140点及35点中间结果的整序操作。在140点FFT运算模块中，所述7点、5点和4点FFT运算单元分别由I个7点、5点和4点WFTA运算单元构成。140点FFT运算模块的吞吐率的协调原则参见图4为:7点、5点和4点FFT运算单元分别以7、5和4的并行度进行DFT运算。不同基WFTA运算单元间吞吐率的协调原则是，高并行度运算单元的处理速度同步于低并行度处理单元。例如，对于35 (35=7X5)FFT运算单元，完成一次35点FFT运算，7点和5点WFTA运算单元各需5个和7个时钟周期，可通过控制信号，占用每7个时钟周期中的5个完成一次7点WFTA运算，使35点FFT的运算速度同步于5点WFTA运算单元，即完成一次35点FFT运算需要7个时钟周期；同理，140点FFT运算速度同步于4点WFTA运算单元，完成一次140点FFT运算需要35个时钟周期。为了实现高吞吐率的目的，本实用新型采用并行结构进行N (9、3、7、4、5)点WFTA运算单元的硬件设计，对于N点WFTA运算单元，每个时钟周期输入N点数据，同时每个时钟周期也有N点计算结果输出，参见图5，包括3组寄存器，每组N个，2个累加器、N个乘法器，以及系数矩阵C、B、G ;第一组、第二组寄存器分别位于累加器I的输入端、输出端，所述第二组寄存器再分别与N个乘法器相连，且N个乘法器位于累加器2的输入端，第三组寄存器位于第二累加器的输出端；系数矩阵C、B分别作用于2个累加器，所起的作用是，决定了累加器中各累加元素的系数；系数矩阵G作用于N个乘法器，所起的作用是在每一个乘法器上乘以一个系数(实数或者复数)。本实用型的输出缓存模块用于接收140点FFT运算模块的4路并行输出结果，对其缓存后，按实际输出顺序串行输出3780个FFT结果。为了与140点FFT运算模块的4路数据并行输出相匹配，采用两组存储器，其中每组存储器包括8个深度为1024的ISbitRAM,同时，为保证流水线处理的高速进行，FFT/IFFT运算控制模块控制两组存储器进行乒乓存储操作。硬件结构如图6所示，输入数据为140点FFT模块的4路并行输出结果，在写控制模块的作用下，将输入数据以地址累加的方式写入到各RAM中；对RAM中存储的3780个FFT结果进行输出时，需要按3780点FFT的实际输出顺序将其依次读出即可。本实用新型中，27点FFT运算单元完成3780个数据的FFT运算需要420个时钟周期，140点FFT运算单元完成3780个中间结果的FFT运算需要945个时钟周期，再加上一些缓存等导致的延迟，完成整个3780点FFT运算所需要的时间大约为1800个时钟周期。与串行结构的3780点FFT处理装置相比，本实用新型的3780点FFT处理器，能用高2倍的逻辑资源换取4倍的高吞吐率。
权利要求1.种基于DTMB接收机的3780点FFT处理装置，包括FFT/IFFT运算控制模块、输入缓存模块、27点FFT运算模块、140点FFT运算模块、输出缓存模块，其特征在于， 输入缓存模块，与FFT/IFFT运算控制模块连接，对输入数据进行缓存，并将串行输入的3780点数据调整为9路并行数据输出； 27点FFT运算模块，与所述输入缓存模块连接；在FFT/IFFT运算控制模块的控制下，以9路并行方式进行27点FFT运算； 还包括矩阵转置模块，与所述27点FFT运算模块连接；在FFT/IFFT运算控制模块的控制下，对中间结果进行缓存，将9路并行输入的数据调整为7路并行数据输出； 140点FFT运算模块，与所述矩阵转置模块连接；在FFT/IFFT运算控制模块的控制下，以7路并行方式进行140点FFT运算，并输出4路并行数据； 输出缓存模块，与所述140点FFT模块连接；在FFT/IFFT运算控制模块的控制下，对运算结果进行缓存，并根据输出顺序，串行输出3780个数据。
2.权利要求1所述的基于DTMB接收机的3780点FFT处理装置，其特征在于，所述输入缓存模块包括两组存储器，其中每组存储器包括18个存储单元，所述FFT/IFFT运算控制模块控制两组存储器进行乒乓存储操作。
3.权利要求1所述的基于DTMB接收机的3780点FFT处理装置，其特征在于，所述27点FFT运算模块由9点、3点FFT运算单元级联构成，在9点和3点FFT运算单元之间设置有中间结果缓存器、旋转因子乘法器，所述9点FFT运算单元由I个9点WFTA运算单元构成，3点FFT运算单元由3个3点WFTA运算单元构成。
4.权利要求1所述的基于DTMB接收机的3780点FFT处理装置，其特征在于，所述140点FFT模块由7点、5点和4点FFT运算单元级联构成，在各FFT运算单元之间设置有中间结果缓存器，所述7点、5点和4点FFT运算单元分别由I个7点、5点、4点WFTA运算单元构成。
5.权利要求1、2、3或4所述的基于DTMB接收机的3780点FFT处理装置，其特征在于，所述输出缓存模块包括两组存储器，其中每组存储器包括8个存储单元，所述FFT/IFFT运算控制模块控制两组存储器进行乒乓存储操作。
6.权利要求3或4所述的基于DTMB接收机的3780点FFT处理装置，其特征在于，N点WFTA运算单元包括3组寄存器，每组N个，2个累加器、N个乘法器，以及系数矩阵C、B、G，所述第一组、第二组寄存器分别位于第一累加器的数据输入端、输出端，所述第二组寄存器分别与N个乘法器相连，所述N个乘法器位于累加器2的输入端，第三组寄存器位于第二累加器的输出端；系数矩阵C、B分别作用于2个累加器，系数矩阵G作用于N个乘法器，其中，N 为 9、3、7、4、5。
专利摘要本实用新型公开了一种基于DTMB接收机的3780点FFT处理装置，属于信号处理技术领域。本实用新型包括FFT/IFFT运算控制模块，用来控制以下模块的运算处理操作输入缓存模块、27点FFT运算模块、矩阵转置模块、140点FFT运算模块和输出缓存模块，上述各模块顺序连接。其中输入缓存模块将1路串行输入的3780个数据调整成9路并行输出；27点FFT运算模块输入输出均为9路并行数据；矩阵转置模块输入为9路并行数据，输出为7路并行数据；140点FFT运算模块输入为7路并行数据，输出为4路并行数据；输出缓存模块输入为4路并行数据，输出为1路串行数据。本实用新型用于DTMB接收机，与串行结构的FFT处理装置相比，数据吞吐率高，能从整体上减少DTMB接收机的逻辑资源消耗。
文档编号H04L27/26GK202931372SQ20122063755
公开日2013年5月8日 申请日期2012年11月28日 优先权日2012年11月28日
发明者刘光辉, 朱婧 申请人:电子科技大学