专利名称：安全指令接收机安控指令的译码方法
技术领域：
本发明属于航天外测领域，是关于将安全指令接收机解调后的安控指令进行安控译码的处理方法。
背景技术：
现在使用的安全指令接收机研制于20世纪90年代，存在许多问题，诸如可靠性，根据该指令接收机的特点，应用FPGA完成副载波解调、指令译码等功能，安全指令接收机接收安控信号后完成解调和指令译码，不能误炸虚指令。传统的安全指令接收机测试系统包括多台专用设备及通用仪表，不仅连线复杂，操作繁琐，占用空间大，测试时间也比较长，更容易出现人为的操作失误和测试误差。飞行器载安全指令接收机应具有可靠性高、保密性能好、抗干扰能力强、实时遥控的特点。其中尤以高可靠性最为重要，绝对不允许出现需要它动作而不动作，不需要它动作又误动作的现象。若安全指令接收机译码过程中不采用高可靠的译码算法，严重时甚至将对靶场、飞行器和人员带来致命伤害。
发明内容
为了提高安全指令接收机的可靠性，降低安控指令的虚、漏指令概率，本发明提供一种可靠性高、实现简单的安控译码方法。本发明的上述目的可以通过以下措施来达到:一种安全指令接收机安控指令的译码方法，其特征在于包括如下步骤:
根据接收机安控指令的帧格式，在可编程门阵列芯片FPGA内的数字电路中，定义匹配两个长短不同的两级时间窗，同时设置N位移位寄存器和数码比较器；两个时间窗计时电路分别交联“6判4”计数器，并通过公共端串联N位移位寄存器和数码比较器组成译码器；在安控译码过程中，FPGA程序首先根据接收机系统定义的安控指令帧格式，确定两级时间窗的总时间和N位移位寄存器的N值；初始加电时，经译码器前端电路解调后的数码和位同步脉冲送入N位移位寄存器，将数码变为N位并行指令数据后送入数码比较器，与预置的指令码进行比较，当两个指令码一致时，数码比较器输出一个译码脉冲，译码脉冲在长时间窗I内进行指令计数；当“6判4”计数器累加计数到“I”时，短时间窗2电路启动计时电路开始计时，当“6判4”计数器累加计数到“4”时，“6判4”计数器输出一个译码脉冲，完成“6判4”安控指令的译码，其中N为自然数。本发明相比于现有技术具有如下有益效果:
大大降低了虚、漏指令概率。该发明采用的“6判4”安控指令的译码方法，巧妙根据安控指令的帧格式，定义匹配的两个长短不同的时间窗，短时间窗(短时间窗2)能有效降低干扰信号或毛刺信号带来的虚指令概率，长时间窗(长时间窗I)能有效识别安控指令，并执行“6判4”判决算法，允许接收机出现一定误码时，仍能有效接收安控指令并做出及时响应。两级时间窗(长时间窗1、短时间窗2)，长时间窗I控制译码的总时间，短时间窗2控制译码过程中出现毛刺的响应时间并降低了安控译码的虚指令概率。
本发明巧妙通过增加两级时间窗，避免了译码过程中对干扰毛刺信号的误判决，简易实现了 “6判4”的判决算法，大大降低了译码的虚、漏指令概率。本发明通过可编程门阵列FPGA内部实现，增加了长时间窗1、短时间窗2、移位寄存器和预先设置的数码等参数值的灵活控制和修改，在实际使用时，可根据系统安控指令的帧格式定义，任意改变可编程参数，灵活实现“N判M”的判决算法，同时保证了预先设置的数码保密性要求。
下面结合附图和实施例对发明进一步说明。图1是本发明安全指令接收机FPGA安控指令译码模块电路原理示意图。图2是图1安控译码流程框图。
具体实施例方式参阅图1。在以下实施例中，“6判4”安控指令的译码方法是由设计在可编程门阵列芯片FPGA内的数字电路实现的。在可编程门阵列芯片FPGA内的数字电路中，根据安控指令的帧格式定义匹配两个长短不同的时间窗和“6判4”计数器，设置N位移位寄存器和数码比较器。两个时间窗分别交联“6判4”计数器，并通过两个时间窗和“6判4”计数器的公共端串联N位移位寄存器和数码比较器组成译码器；在安控译码过程中，FPGA程序首先根据系统定义的安控指令帧格式确定两级时间窗的总时间和N位移位寄存器的N值，N为自然数。定两级时间窗的总时间为长时间窗I的总时间和短时间窗2的总时间，长时间窗I的时间等于6条安控指令帧的总时间长度，短时间窗2的时间大于I条安控指令帧的时间长度，小于2条安控指令帧的时间长度。长时间窗I控制译码的总时间，短时间窗2控制在译码过程中的出现毛刺。经译码器前端电路解调后的数码和位同步脉冲送入N位移位寄存器，将数码变为N位并行指令数据后送入数码比较器，与预置的指令码进行比较，当两个指令码一致时，数码比较器输出一个译码脉冲，译码脉冲在长时间窗I内进行指令计数；当“6判4”计数器累加计数到“I”时，短时间窗2电路启动计时电路开始计时，当“6判4”计数器累加计数到“4”时，“6判4”计数器输出一个译码脉冲，完成“6判4”安控指令的译码，为N自然数。参阅图2。初始加电时，译码器读取预先设置的指令码，并将解调后的数码和位同步脉冲送入N位移位寄存器，将数码变为N位并行数据后与预置指令码进行比较，如果相等输出一个脉冲，该脉冲在长时间窗I内进行指令计数，并启动长时间窗I的定时电路。在长时间窗I的定时时间内，数码计数器进行计数，当计数器计数到“1”，启动短时间窗2的定时电路，当计数器累加计数到“1”，同时启动短时间窗2，当计数器累加计数到“4”时，输出一个译码脉冲。如果规定时间内未收到第二个译码脉冲，表示刚才收到的脉冲为干扰脉冲或毛刺脉冲，对计数器进行清零，重新进入等待状态。在长时间窗I的定时时间内，当数码计数器的计数累加到“4”时，完成“6判4”判决算法的实现，输出一个译码脉冲，若未达到“4”，表示接收的安控指令无效，对数码计数器、长时间窗I和短时间窗2复位，重新进入等待状态。以上所述的仅是本发明的优选实施例。应当指出，对于本领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以作出若干变形和改进，比如，从上面的描述可以看出，在改变长时间窗1、短时间窗2和移位寄存器位数等参数值的情况下，可实现任意“N判M”安控指令的译码方法。这些变更和改变应视为属于本发明的保护范围。
权利要求
1.一种安全指令接收机安控指令的译码方法，其特征在于包括如下步骤: 根据接收机安控指令的帧格式，在可编程门阵列芯片FPGA内的数字电路中定义匹配两个长短不同的时间窗，同时设置N位移位寄存器和数码比较器；两个时间窗计时电路分别交联“6判4”计数器，并通过公共端串联N位移位寄存器和数码比较器组成译码器；在安控译码过程中，FPGA程序首先根据接收机系统定义的安控指令帧格式，确定两级时间窗的总时间和N位移位寄存器的N值；初始加电时，经译码器前端电路解调后的数码和位同步脉冲送入N位移位寄存器，将数码变为N位并行指令数据后送入数码比较器，与预置的指令码进行比较，当两个指令码一致时，数码比较器输出一个译码脉冲，译码脉冲在长时间窗(O内进行指令计数；当“6判4”计数器累加计数到“I”时，短时间窗(2)电路启动计时电路开始计时，当“6判4”计数器累加计数到“4”时，“6判4”计数器输出一个译码脉冲，完成“6判4”安控指令的译码，其中N为自然数。
2.按权利要求1所述的安全指令接收机安控指令的译码方法，其特征在于，如果规定时间内未收到第二个译码脉冲，表示刚才收到的脉冲为干扰脉冲或毛刺脉冲，对计数器进行清零，重新进入等待状态。
3.按权利要求1所述的安全指令接收机安控指令的译码方法，其特征在于，在长时间窗(I)的定时时间内，当数码计数器的计数累加到“4”时，完成“6判4”判决算法的实现，输出一个译码脉冲，若未达到“4”，表示接收的安控指令无效，对数码计数器、长时间窗I和短时间窗(2)复位，重新进入等待状态。
4.按权利要求1所述的安全指令接收机安控指令的译码方法，其特征在于，定两级时间窗的总时间为长时间窗(I)的总时间和短时间窗(2)的总时间，长时间窗(I)的时间等于6条安控指令帧的总时间长度，短时间窗(2)的时间大于I条安控指令帧的时间长度，小于2条安控指令帧的时间长度。
5.按权利要求1所述的安全指令接收机安控指令的译码方法，其特征在于，初始加电时，译码器读取预先设置的指令码，并将解调后的数码和位同步脉冲送入N位移位寄存器，将数码变为N位并行数据后与预置指令码进行比较，如果相等输出一个脉冲，该脉冲在长时间窗I内进行指令计数，并启动长时间窗(I)的定时电路。
6.按权利要求1所述的安全指令接收机安控指令的译码方法，其特征在于，在长时间窗(I)的定时时间内，数码计数器进行计数，当计数器计数到“ I ”，启动短时间窗(2)的定时电路，当计数器累加计数到“1”，同时启动短时间窗(2)，当计数器累加计数到“4”时，输出一个译码脉冲。
全文摘要
本发明提出一种安全指令接收机安控指令的译码方法，利用本方法可有效提高安控指令的虚、漏指令概率，实现高可靠的安控指令接收。本发明通过下述技术方案予以实现在FPGA中根据安控指令的帧格式定义匹配两个长短不同的时间窗和“6判4”计数器，并根据系统定义的安控指令帧格式确定两级时间窗的总时间和N位移位寄存器的N值；译码器读取预先设置的指令码，并将解调后的数码和位同步脉冲送入N位移位寄存器，将数码变为N位并行数据后与预置指令码进行比较，当两个指令码一致时输出一个译码脉冲；当“6判4”计数器累加计数到“1”，同时启动短时间窗(2)，当“6判4”计数器累加计数到“4”时，输出一个译码脉冲，完成“6判4”安控指令的译码。
文档编号H04L1/00GK103095409SQ20131000381
公开日2013年5月8日 申请日期2013年1月6日 优先权日2013年1月6日
发明者陈霞, 邓宏伟, 李召飞 申请人:中国电子科技集团公司第十研究所