一种数据信道的解扰解扩装置制造方法

一种数据信道的解扰解扩装置制造方法
【专利摘要】本发明提供一种数据信道的解扰解扩装置，该装置包括：码片旋转及相关电路，用于根据码片偏移量chip_offset，用S个二选一开关从2S个码片天线数据ant_data0ant_data(2S-1)中选取参与相关累加的S个码片天线数据，然后将该S个码片天线数据与伪随机码做相关操作，输出相关后的S个码片Chip0～Chip(S-1)，其中，S＝2X，0＜＝chip_offset＜S，S、X、chip_offset均为正整数；码片累加及旋转电路，用于根据扩频因子SF对Chip0～Chip(S-1)中的相邻SF个码片进行累加，且在累加过程中对码片作旋转，得到正确排序的S个码片的相关累加结果，其中，SF＝2j，j均为正整数。本发明所述的装置可以减少数据信道的解扰解扩所需多路选择器，减小实现面积。
【专利说明】一种数据信道的解扰解扩装置

【技术领域】
[0001] 本发明涉及通信领域，更具体地，涉及一种用于数据信道的解扰解扩装置。

【背景技术】
[0002] UMTS (Universal Mobile Telecommunications System，通用移动通讯系统）作 为一个完整的3G移动通信技术标准，首选采用WCDMA (Wideband Code Division Multiple Access，宽带码分多址）作为其空中接口标准。WCDMA属于扩频通信，采用双向闭环功控、发 射和接收分集、RAKE接收抗多径衰落、卷积码和Turbo码信道编译码等技术。
[0003] 移动通信信道与固定通信信道有很大的不同，接收机移动时天线收到的电磁波可 由发射机天线发射后直线到达，也可以经过反射、衍射等多条路径延迟传播后到达，因此接 收信号具有很多的多径（finger)时延，这些多径结果互相干扰，形成无线信道的多径衰 落。
[0004] 在WCDMA基带接收机端，利用导频PN码的相关性，对接收信号中可分辨的多径分 量分别进行跟踪、接收，输出基带信号并进行路径合并，这种接收信号的方式称为RAKE相 关接收。RAKE接收对各多径分别进行相关解调，这些相关解调器也被称为多径接收器（RAKE fingers)，然后将这些多径接收器的输出进行合并，送入信道译码器进行后面的处理。RAKE 相关接收利用多径分量，等效地增加了接收到的发射功率，达到抗多径衰落的目的。
[0005] 此外，为了使WCDMA支持上行链路的高速率数据传输，第三代合作组织（3GPP)的 R6引入了增强型物理上行信道E-DCH(Enhanced Dedicated Channel，增强型物理信道），它 允许最小的SF(Spreading Factor,扩频因子）等于2。
[0006] 对于数据信道解调而言，码片级处理是第一步，码片级处理主要完成WCDMA物理 层的多径跟踪和解扰解扩功能，将采样数据转化成符号数据，而解扰解扩是将码片数据转 化为符号数据的关键技术。
[0007] 数据信道解调一般采用二次解扩方式，本发明涉及的一次解扰解扩处理过程中， 以32个码片（chip)作为一个单位进行相关和累加，称之为一个IP (Iteration Period)。 同一信道内多个多径（finger)之间存在码片偏移（chip offset),相对于天线系统定时， 是有先有后的。由于不同多径的码片偏移不同，要解调32个码片的天线数据，在最大偏移 为1个IP的情况下，就需要一次读取64个码片的天线数据，然后根据finger各自的chip offset，从64个码片中取出32个码片来进行相关和累加。这种从64个码片中取出32个 码片的选择过程，称之为码片的相位旋转。
[0008] 通常的相位旋转的方法，就是从64个码片中根据chip offset选择出32个码片， 而电路设计的实现过程中，由于chip offset的取值范围为0?31，则是需要N个32选1 的多路选择器（MUX)，如果每个码片的数据为12bit，需要选择32个码片，则共需要384个 32选1的MUX。这种方法实现的电路延时又长，面积又大（32选1的MUX在电路实现上占 用的面积较大）。即使分成两级，第一级384个8选1的MUX，第二级384个4选1的MUX， 延时相对会短，但MUX的个数还是不会减少。


【发明内容】

[0009] 为解决上述所述的技术缺陷，本发明提供一种可以减少所需多路选择器，减小实 现面积的数据信道的解扰解扩装置。
[0010] 为解决上述技术问题，本发明采取以下技术方案：
[0011] -种数据信道的解扰解扩装置，该装置包括：
[0012] 码片旋转及相关电路，用于根据码片偏移量chip_offset，用S个二选一开关从 2S个码片天线数据ant_data0?ant_data(2S_l)中选取参与相关累加的S个码片天线数 据，然后将该S个码片天线数据与伪随机码做相关操作，输出相关后的S个码片ChipO? Chip (S-1)，其中，S = 2X，0 < = chip_offset < S，S、X、chip_offset 均为正整数；
[0013] 码片累加及旋转电路，用于根据扩频因子SF对ChipO?Chip (s-1)中的相邻SF个 码片进行累加，且在累加过程中对码片作旋转，得到正确排序的S个码片的相关累加结果， 其中，SF = 2\ j均为正整数。
[0014] 优选地，码片旋转及相关电路包括：
[0015] 二选一开关电路，包括S个二选一开关Switch_i，每一个二选一开关Switch_i根 据一选通信号select」从输入的两个码片天线数据ant_data(i)和ant_data(i+S)中选 择一个输出，其中，i =〇，1，···，（S-1);
[0016] 译码电路，用于根据码片偏移量chip_offset生成各个二选一开关的选通信号 select_i，使得在 i < chip_offset 时，二选一开关 Switch_i 输出 ant_data (i+S)，i > = chip_offset 时，二选一开关 Switch_i 输出 ant_data (i);
[0017] 码片相关电路，用于将二选一开关电路输出的码片与伪随机码进行相关操作，输 出相关后的S个码片ChipO?Chip (S-1)。
[0018] 优选地，码片累加及旋转电路包括X阶电路，其中：
[0019] 第一阶电路包括2(5H)个第1阶运算单元st印0_11和2(5H)个锁存单元，Μ = 0， 1，…（2^4-1)，其中：
[0020] 每个第1阶运算单元stepO_M包括一累加旋转单元，用于在chip_offset[0] = 0 时，输出 Chip(2M)和 Chip(2M+l)的累加结果，在 chip_offset[0] = 1 时，输出 Chip(2M+l) 和Chip(2M+2)的累加结果；
[0021] 每个锁存单元用于将对应的第1阶运算单元stepO_M的输出stepO_symbol (M)锁 存一个时钟节拍后输出；
[0022] 第X阶电路包括个第X阶运算单元st印(x-l)_Z和2Μ个锁存单元，X = 2,3, · · ·，（Χ-1)，Ζ = 0，1，· · ·（2(χ-χ)_1)，其中：
[0023] 每个第X阶运算单元step (χ_1)_Ζ包括一累加旋转单元，用于在chip_ ofTset[x_l] = 0 时，输出 step(x_2)_symbol(2Z)和 step(x_2)_symbol(2Z+l)的累 加结果，在 chip_ofTset[x_l] = 1 时，输出 step(x_2)_symbol(2Z+l)和 step(x_2)_ symbol (2Z+2)的累加结果；
[0024] 每个锁存单元用于将对应的第X阶运算单元step(x_l)_Z的输出step(x_l)_ symbol (Z)锁存一个时钟节拍后输出；
[0025] 第X阶电路包括一个第X阶运算单元和一个锁存单元，其中：
[0026] 该第X阶运算单元st印(X_1)_0包括一加法器，用于将两个Χ-l阶运算单元的输 出 step(X_2)-symbol (0)和 step(X_2)-symbol(1);
[0027] 该锁存单元，用于将该加法器的输出锁存一个时钟节拍后输出，得到正确排序的S 个码片的相关累加结果。
[0028] 优选地，第1阶运算单元st印0_M中的累加旋转单元包括：
[0029] 二选一开关，用于在选通信号chip_offset[0] = 1时，从两个输入Chip(2M)和 Chip(2M+2)中选择 Chip(2M+2)输出，在 chip_offset[0] = 0 时，选择 Chip(2M)输出；
[0030] 加法器，用于将同单元的二选一开关的输出与Chip(2M+l)累加后输出；
[0031] 第X阶运算单元St印(x-l)_z中的累加旋转单元包括：
[0032] 二选一开关，用于在选通信号chip_offset[x_l] = 1时，从两个输入step(x_2)_ symbol(2Z)和 step(x_2)_symbol(2Z+2)中选择 step(x_2)_symbol(2Z+2)输出，在 chip_ offset[l] = 0 时，选择 step(x_2)_symbol(2Z)输出；
[0033] 加法器，用于将同单元的二选一开关的输出与st印(x_2)_symbol(2Z+l)累加后 输出。
[0034] 优选地，每个第X阶运算单元step (x-1) _Z还包括一个第X阶旁路旋转单 兀 step (x_l)_Z_BR 和一个第 x 阶选择单兀 step (x_l)_Z_SL，χ = 2,3，···，Χ，Ζ = 0， 1，· · ·（2(χ_χ)-1)，其中：
[0035] 第χ阶旁路旋转单元step (x-1) _Z_BR包括（χ-1)个旁路旋转子单元step (x-1) _ Z_BR⑵_)，旁路旋转子单元st印(x-l)_Z_BR⑵）用于SF = 2^_时对输入码片的旁路和旋 转，j = 1，2,…，（x-1)，在 Z+1 <= chip_offset[p:q] < Ζ+2(χ-χ)+1 时，前 2(χ-χ)拍输出 step (x_2)_symbol (Ζ+2(χ χ))，后 2(χ χ)拍输出 step (x_2)_symbol (Ζ)，在 chip_offset [p: q] < Z+1 或 chip_offset [p: q] > = Z+2(x-x)+l 时，前 2(x-x)拍输出 step (x_2)_symbol (Z)，后 2(x-x)拍输出 step(x_2)_symbol (Z+2(x-x))，q = j，p = j+X-x ;
[0036] 第x阶选择单元step (x-1)_Z_SL与第x阶运算单元step (x-1)_Z内的（x-1) 个旁路旋转子单元和累加旋转单元的输出连接，用于在SF<= 2(rf时，将旁路旋转子单 元step(x_l)_Z_BR(SF)的输出作为该第χ阶运算单元step(x_l)_Z的输出step(x_l)_ symbol (Z)，在SF > 2(rf时，将该累加旋转单元的输出作为该第χ阶运算单元step(x_l)_ Z 的输出 step (χ-l)-symbol ⑵。
[0037] 优选地，旁路旋转子单元step (χ_1)_Ζ_ΒΚ(2·〇包括：
[0038] 第χ阶译码器，用于根据码片偏移量和时钟节拍输出选通信号，使得在在Ζ+1 < =chip_offset[p:q] < Ζ+2(χ-χ)+1时，同一子单元的二选一开关在前2(χ-χ)拍输出 step (x_2)_symbol (Ζ+2(χ χ))，后 2(χ χ)拍输出 step (x_2)_symbol (Ζ)，在 chip_offset [p: q] < Z+i或chip_offset[p:q] >= Z+2M+1时，同一子单元的二选一开关在前拍输出 step (χ-2)-symbol (Ζ)，后 2(Χχ)拍输出 step (χ-2)-symbol (Ζ+2(Χχ));
[0039] 二选一开关，用于根据同一子单元的第χ阶译码器输出的选通信号，在从两个输 入 step (x_2)_symbol (Ζ)和 step (x_2)_symbol (Ζ+2(χ χ))中选择一个输出。
[0040] 优选地，S = 2、4、8、16、32、64、128 或 256。
[0041] 优选地，该解扰解扩装置用于WCDMA系统数据信道解调中的一次解扰解扩，支持 该系统规定的各种SF，其中SF最小为2。
[0042] 采取以上所述的技术方案，与通常的解扰解扩相比，减少了所需要用到的多路选 择器的数量，从而减小设计实现上的面积。并且还可以支持各种版本的WCDMA物理层协议， 包括扩频因子SF = 2或4的多码传输的高速数据业务用户的解调任务。

【专利附图】

【附图说明】
[0043] 在此说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明 的示例性的实施例及其说明用于解释本发明，并不构成对本发明的限制；在附图中：
[0044] 图1是本发明实施例的码片旋转及相关电路的结构图；
[0045] 图2是本发明实施例的码片累加及旋转电路的示意图；
[0046] 图3是图2的第一阶电路中第1阶运算单元和锁存单元的结构图；
[0047] 图4是图2中的第二阶电路中第2阶运算单元和锁存单元的结构图；
[0048] 图5是图2中的第三阶电路中第3阶运算单元和锁存单元的结构图；
[0049] 图6是图2中的第四阶电路中第4阶运算单元和锁存单元的结构图；以及
[0050] 图7是图2中的第五阶电路中第5阶运算单元和锁存单元的结构图。

【具体实施方式】
[0051] 为了使本发明的技术方案更加清楚明白，下面结合附图和具体实施例对本发明做 进一步详细阐述。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的各种 方式可以相互组合。
[0052] 实施例一
[0053] 本实施例的数据信道的解扰解扩装置包括：
[0054] 码片旋转及相关电路，用于根据码片偏移量chip_offset，用S个二选一开关从 2S个码片天线数据ant_data0?ant_data(2S_l)中选取参与相关累加的S个码片天线数 据，然后将该S个码片天线数据与伪随机码做相关操作，输出相关后的S个码片ChipO? Chip (S-1)，其中，S = 2X，0 < = chip_offset < S，S、X、chip_offset 均为正整数；
[0055] 码片累加及旋转电路，用于根据扩频因子SF对ChipO?Chip (S-1)中的相邻SF个 码片进行累加，且在累加过程中对码片作旋转，得到正确排序的S个码片的相关累加结果， 其中，SF = 2\ j均为正整数。
[0056] 码片旋转及相关电路包括：
[0057] 二选一开关电路，包括S个二选一开关Switch_i，每一个二选一开关Switch_i根 据一选通信号select」从输入的两个码片天线数据ant_data(i)和ant_data(i+S)中选 择一个输出，其中，i =〇，1，···，（S-1);
[0058] 译码电路，用于根据码片偏移量chip_offset生成各个二选一开关的选通信号 select_i，使得在 i < chip_offset 时，二选一开关 Switch_i 输出 ant_data (i+S)，i > = chip_offset 时，二选一开关 Switch_i 输出 ant_data (i);
[0059] 码片相关电路，用于将二选一开关电路输出的码片与伪随机码进行相关操作，输 出所述相关后的S个码片ChipO?Chip (S-1)。
[0060] 码片累加及旋转电路包括X阶电路，其中：
[0061] 第一阶电路包括2(5H)个第1阶运算单元st印0_11和2(5H)个锁存单元，Μ = 0， 1，…，其中：
[0062] 每个第1阶运算单元stepO_M包括一累加旋转单元，用于在chip_offset[0] = 0 时，输出 Chip(2M)和 Chip(2M+l)的累加结果，在 chip_offset[0] = 1 时，输出 Chip(2M+l) 和Chip (2M+2)的累加结果；该累加旋转单元可包括：二选一开关，用于在选通信号chip_ offset[0] = 1 时，从两个输入 Chip(2M)和 Chip(2M+2)中选择 Chip(2M+2)输出，在 chip_ offset [0] = 0时，选择Chip (2M)输出；及加法器，用于将同单元的二选一开关的输出与 Chip (2M+1)累加后输出；
[0063] 每个锁存单元用于将对应的第1阶运算单元stepO_M的输出stepO_symbol (M)锁 存一个时钟节拍后输出；
[0064] 第X阶电路包括2( x 4个第X阶运算单元st印(x-l)_Z和个锁存单元，X = 2,3, · · ·，（Χ-1)，Ζ = 0，1，· · ·（2(χ-χ)-1)，其中：
[0065] 每个第X阶运算单元step (χ_1)_Ζ包括一累加旋转单元，用于在chip_ ofTset[x_l] = 0 时，输出 step(x_2)_symbol(2Z)和 step(x_2)_symbol(2Z+l)的累 加结果，在 chip_ofTset[x_l] = 1 时，输出 step(x_2)_symbol(2Z+l)和 step(x_2)_ symbol (2Z+2)的累加结果；该累加旋转单元可包括：二选一开关，用于在选通信号chip_ ofTset[x_l] = 1 时，从两个输入 step(x_2)_symbol(2Z)和 step(x_2)_symbol(2Z+2)中选 择 step (x_2)_symbol (2Z+2)输出，在 chip_offset [1] = 0 时，选择 step (x_2)_symbol (2Z) 输出；加法器，用于将同单兀的二选一开关的输出与step(x_2)_symbol(2Z+l)累加后输 出。
[0066] 每个锁存单元用于将对应的第X阶运算单元step(x_l)_Z的输出step(x_l)_ symbol (Z)锁存一个时钟节拍后输出；
[0067] 第X阶电路包括一个第X阶运算单元和一个锁存单元，其中：
[0068] 该第X阶运算单元st印(χ-1)_0包括一加法器，用于将两个X-1阶运算单元的输 出 step(X_2)_symbol(0)和 step(X_2)_symbol(l)累加；
[0069] 该锁存单元，用于将该加法器的输出锁存一个时钟节拍后输出，得到正确排序的S 个码片的相关累加结果。
[0070] 上述解扰解扩装置如果要支持多种SF，如2,4,... 16, 32,...等，则需要在第2阶 开始的各阶运算单元中增加旁路旋转单元和选择单元，具体如下：
[0071] 每个第X阶运算单元step (x_l)_Z还包括一个第X阶旁路旋转单元step (x_l)_ Z_BR 和一个第 X 阶选择单兀 step (x_l)_Z_SL，X = 2, 3, · · ·，X，Z = 0,1，· · ·（2(x_x)_l)，其 中：
[0072] 第X阶旁路旋转单元step (x_l)_Z_BR包括（x-1)个旁路旋转子单元step (x_l)_ Z_BR⑵_)，旁路旋转子单元st印(x-l)_Z_BR⑵）用于SF = 2^_时对输入码片的旁路和旋 转，j = 1，2,…，（x-1)，在 Z+1 <= chip_offset[p:q] < Ζ+2(χ-χ)+1 时，前 2(χ-χ)拍输出 step (x_2)_symbol (Ζ+2(χ χ))，后 2(χ χ)拍输出 step (x_2)_symbol (Ζ)，在 chip_offset [p: q] < Z+1 或 chip_offset [p: q] > = Z+2(x-x)+l 时，前 2(x-x)拍输出 step (x_2)_symbol (Ζ)，后 2(x-x)拍输出 step(x_2)_symbol (Z+2(x-x))，q = j，p = j+X-x ;
[0073] 第x阶选择单元step (x-1)_Z_SL与第x阶运算单元step (x-1)_Z内的（x-1) 个旁路旋转子单元和累加旋转单元的输出连接，用于在SF<= 2(rf时，将旁路旋转子单 元step(x-l)_Z_BR(SF)的输出作为该第x阶运算单元step(x-l)Z的输出step(x-l)_ symbol (Z)，在SF > 2(!rt)时，将该累加旋转单元的输出作为该第X阶运算单元step(x_l)_ Z 的输出 step (χ-l)-symbol ⑵。
[0074] 在具体实现时，上述所述旁路旋转子单元8?θρ(χ_1)Ζ_ΒΚ(2·〇可包括：
[0075] 第X阶译码器，用于根据码片偏移量和时钟节拍输出选通信号，使得在在Ζ+1 < =chip_offset[p:q] < Ζ+2(χ-χ)+1时，同一子单元的二选一开关在前2(χ-χ)拍输出 step (x_2)_symbol (Ζ+2(χ χ))，后 2(χ χ)拍输出 step (x_2)_symbol (Ζ)，在 chip_offset [p: q] < Z+l或chip_offset[p:q] >= Z+2M+1时，同一子单元的二选一开关在前拍输出 step (χ-2)-symbol (Ζ)，后 2(Χχ)拍输出 step (χ-2)-symbol (Ζ+2(Χχ));
[0076] 二选一开关，用于根据同一子单元的第χ阶译码器输出的选通信号，在从两个输 入 step (x_2)_symbol (Ζ)和 step (x_2)_symbol (Ζ+2(χ χ)中选择一个输出。
[0077] 本实施例的上述解扰解扩装置可用于WCDMA系统数据信道解调中的一次解扰解 扩，支持该系统规定的各种SF，而S如可以为2、4、8、16、32、64、128或256。
[0078] 实施例二
[0079] 本实施例数据信道码片级解扰解扩的处理基于实施例一，是以32个码片为单位 进行相关和累加操作的。由于同一信道内多个finger的码片数据相对于天线系统定时是 有先有后的，即不同的finger相对于天线系统定时的偏移是有差别的，我们把它叫做chip offset (码片偏移）。例如，一个finger的chip offset等于7,则在进行数据信道解调时， 要从天线数据的时隙内的第7个的码片开始，以32个码片为单位进行相关和累加操作。由 于不同的finger的chip offset不同，对于32个码片为处理单元而言，chip offset最 大为31码片，即chip offset范围是0?31，则在处理同一信道多个finger时，需要一次 取出64个码片的天线数据，然后根据finger各自的chip offset，从64个码片中取出32 个码片来进行相关和累加，以chip offset等于7为例，用于相关和累加的32码片数据的 正确顺序是：chip7, chip8, chip9, chiplO, · · ·，chip30, chip31，chip32, chip33, chip34， chip35, chip36, chip37, chip38 (从chip offset对应的码片起从小到大依次取出32个）。 这种码片的选择过程，称做码片的相位旋转。可以看出，相位旋转的粒度跟码片级解扰解扩 的处理粒度直接相关，数量上并不是严格限制的，本实施例只是基于32chip的处理粒度论 述的。
[0080] 码片的相位旋转后得到是用于单码片相关的数据，与PN码进行相关，相关后的码 片数据进行累加。对于数据信道解扰解扩而言，由于SF不同，码片累加的个数也不同，比如 SF等于2则是相邻的2个码片累加成符号然后输出，SF等于4则是相邻的4个码片累加成 符号然后输出，以此类推。由于解扰解扩是以32码片为单位进行相关和累加，这里的相关 也是32阶的，所以最大32个数据累加。对于SF小于32的，累加到SF，SF大于等于32的， 累加到32码片。因为这里是解扰后的第一次解扩处理，所以对于SF大于32的，需要后续 的第二次解扩后才能得到符号，这里得到的只是累加到32的数据；对于SF小于等于32的， 累加到SF，得到是符号。
[0081] 本实施例数据信道的解扰解扩装置包括以下电路：
[0082] 码片旋转及相关电路，用于从取出的64码片天线数据中选取参与相关累加的32 码片天线数据，也就是相位旋转，并将经过旋转后的天线数据与伪随机码例如PN码做相关 操作，输出32码片；
[0083] 码片累加及旋转电路，用于根据SF将32个码片的相关结果累加，在累加过程中对 码片作旋转，得到正确排序的32码片相关累加结果。
[0084] 其中：
[0085] 码片旋转及相关电路如图1所示，图中，ant_data_0、ant_data_l、.......ant_ data63表示天线数据中的64个码片；mix_pn表示混合PN码，用于码片的相关操作； select_0、select_l、.......select_31表示二选一开关的选通信号；文中，X[i，j]表 示取二进制信号X的第i?j位，X[i]表示取二进制信号X的第i位，如图中的chip_ offset[4:0]表示取chip_offset信号的第4位至第0位，mix_pn[l:0]表示取mix_pn信 号的第1位至第0位。
[0086] 如图所示，该码片旋转及相关电路包括：
[0087] 二选一开关电路，包括32个二选一开关Switch_i，每一个二选一开关Switch_i根 据一选通信号select」从输入的两个码片的天线数据ant_data(i)和ant_data(i+32)中 选择一个输出。
[0088] 译码电路（Coding)，用于根据码片偏移量chip_offset生成各二选一开关的 选通信号select_i，使得在i < chip_offset时，二选一开关Switch_i输出码片ant_ data(i+32)，在 i > = chip_offset 时，二选一开关 Switch_i 输出码片 ant_data(i)。
[0089] 码片相关电路，包括32个子相关电路（Chip_C〇rrelate)，用于将32个二选一开关 输出的码片与PN码的相应位进行相关操作，输出相关后的32码片ChipO?Chip (31)。这 里需要对PN码也按照Chip_〇fTSet进行旋转，将连续的32个值旋转为和天线码片相同的 相位，由于单码片的PN只有2bit，所以这里消耗的资源相对很少。
[0090] 其中，i = 0,1，. · ·，31，chip_offset 为码片偏移量，用 5bit 表示即 chip_ offset[4:0]。
[0091] 通过上述二选一开关电路选择出来的32个码片是有效的码片数据，然后和PN码 进行相关操作输出chipO?chip31，但是从图1很容易看出，码片从0到31的排序不是 需要的正确排序。仍以chip offset等于7为例，将ant_data(i)相关后对应的Chip记 为Chip' (i)，用于后续相关和累加的32码片ChipO?Chip31用Chip' (i)表示的正确 顺序是：chip' 7，chip' 8，chip' 9，chip' 10，···，chip' 30，chip' 31，chip' 32， chip' 33，chip' 34，chip' 35，chip' 36，chip' 37，chip' 38;而经本实施例旋转和相 关后得到的 32码片 ChipO ?Chip31 用 Chip' (i)表示是：chip^ 32，chip^ 33，chip^ 34， chip' 35, chip' 36, chip' 37, chip' 38, chip' 7, chip' 8, chip' 9, chip' 10,…， chip' 30，chip' 31。SP，chip offset > = 1 的情况下，以 chip offset 对应的 chip 为 分隔点，前面是编号大于31的一组正确排序的码片，后面是编号小于31的一组正确排序的 码片，但整体上存在错位。因此在后续根据SF进行累加时，还需要把这32个码片进一步旋 转，以获得正确的排序。这里旋转是因为旋转及相关电路的相位旋转把有效码片的顺序打 乱了，这种旋转及相关电路的设计是为了减少过多的多路选择器，减少设计实现上的面积。
[0092] 图2从总体上描述了本实施例的码片累加及旋转电路，该电路一方面要根据SF选 择累加的级数，即相邻几个码片进行累加；另一方面要根据chip offset将chipO?chip31 旋转为正确的码片顺序，进行累加及旁路输出。如图所示，本实施例采用五阶电路实现对不 同SF的码片累加和旋转，前一阶的输出作为后一阶的输入。因 SF最小为2,故第一阶电路只 需根据码片偏移将两两相邻的码片相加，其余4阶的累加需要根据SF判断是继续累加还是 将加法器旁路。图中的Acc_step0_0?Acc_step0_15表示组成第一阶电路的16个一阶子 电路，Acc_stepl_0?Acc_stepl_7表示组成第二阶电路的8个二阶子电路，依此类似，Acc_ step4表示第五阶电路。为了调整之前码片旋转造成的错位，让不同的时钟节拍cycle_cnt 能输出正确的符号，需要根据chip_offset和cycle_cnt来控制旋转。
[0093] 需要说明的是，相位旋转的粒度跟码片级解扰解扩的处理粒度直接相关，码片数 量上并不是严格限制的，本实施例是基于32个码片的处理粒度论述的，故采用五阶累加和 旋转电路进行累加和旋转，因为只做一次解扩，最大只需要累加到32码片（即S等于32)， SF大于32码片时，在二次解扩中根据SF继续累加；如果一次解扩最大需要累加到64码片， 则需要六阶累加和旋转电路，如果一次解扩只累加到16码片，则只需要四阶累加和旋转电 路，一次解扩的粒度可以根据需要自由选择，一般小于等于64码片。
[0094] 第一阶电路包括16个第1阶运算单元st印0_11和16个锁存单元，0 < = Μ < 16。 图3示出了一个第1阶运算单元^印0_11和对应的一个锁存单元构成的一个第1阶子电路 Acc_stepO_M，如图所不，
[0095] 每个第1阶运算单元stepO_M包括一累加旋转单元，该累加旋转单元包括：
[0096] 二选一开关，用于在选通信号chip_offset[0] = 1时，从两个输入Chip(2M)和 Chip(2M+2)中选择 Chip(2M+2)输出，在 chip_offset[0] =0 时，选择 Chip(2M)输出。
[0097] 加法器，用于将二选一开关输出的码片数据与Chip (2M+1)累加后输出。
[0098] 每个锁存单元用于将对应的第1阶运算单元stepOM的输出stepO_symbol (M)锁 存一个时钟节拍后输出，可以用D触发器实现。
[0099] 第二阶电路包括8个第2阶运算单元st印1_N和8个锁存单元，0<=N< 8。图4 示出了一个第2阶运算单元stepl_N和对应的一个锁存单元构成的一个第2阶子电路Acc_ stepl_N，该第2阶运算单元stepl_N包括一累加旋转单元、一旁路旋转单元stepl_N_BR和 一选择单元，该累加旋转单元实现相邻4码片的累加，如果SF = 2,则不需要码片累加，只 需要根据chip_offSet进行相位旋转，输出16个符号即可。16个符号要16拍输出，所以 cycle_cnt取值0?15，cycle_cnt[3]为0输出前8拍符号，cycle_cnt[3]为1输出后8 拍符号。
[0100] 如图4所示，其中：
[0101] 该累加旋转单元包括：
[0102] 二选一开关，用于在选通信号chip_offset[l] =1时，从两个输入step0_ symbol(2N)和 stepO_symbol(2N+2)中选择 stepO_symbol(2N+2)输出，在 chip_offset[l] =0 时，选择 stepO_symbol (2N)输出。
[0103] 加法器，用于将同单元二选一开关的输出与St印0_symbol(2N+l)累加后输出。
[0104] 该旁路旋转单元stepl_N_BR包括一个旋转子单元stepl_N_BR(2)，该旋转子单元 stepl_N_BR(2)又包括：
[0105] 第2阶译码器（St印1 Coding)，用于根据码片偏移量和时钟节拍输出选通信号， 使得在N+1 <= chip_offset[4:l] < N+9时，同一子单元的二选一开关在前8拍输出 stepO_symbol(N+8)，后 8 拍输出 stepO_symbol(N);在 chip_offset[4:l] < N+1 或 chip_ offset[4:1] > = N+9时，同一子单元的二选一开关在前8拍输出stepO_symbol (N)，后8 拍输出 stepO_symbol (N+8)。
[0106] 二选一开关，用于根据选通信号，从两个输入Step0_symbol (N)和step0_ symbol (N+8)中选择一个输出。
[0107] 该选择单元用于根据扩频因子SF，在SF = 2时，将旁路旋转单元的输出作为第2 阶运算单元stepl_N的输出stepl_symbol (N)，在SF > 2时，将该累加旋转单元的输出作为 第2阶运算单元stepl_N的输出stepl_symbol (N)。该选择单元可以用一个二选一开关实 现，如图中选通信号用SF > 2表示的1个二选一开关。（选通信号为SF > 2、SF > 4、SF > 8、SF > 16都表示该条件成立时选通信号的值为1)。
[0108] 每个锁存单元用于将对应的第2阶运算单元stepl_N的输出stepl_symbol (N)锁 存一个时钟节拍后输出，0 < = N < 8。
[0109] 第三阶电路包括4个第3阶运算单元st印2_P和4个锁存单元，0 < = P < 4,图 5示出了一个第3阶运算单元和对应的一个锁存单元构成的一个第3阶子电路ACC_Step2_ P，该第3阶运算单元step2_P包括一累加旋转单元、一旁路旋转单元step2_P_BR和一选择 单元，其中累加旋转单元实现相邻8码片的累加，如果SF = 2或4,则不需要码片累加，只需 要根据chip_offset进行相位旋转，输出16或8个符号即可。如SF = 2,需在第二阶旋转 的基础上将前后2组各8个符号在组内继续旋转；如SF = 4,经过相位旋转后输出8个符 号。而8个符号要8拍输出，所以cyCle_Cnt取值0?7，cy Cle_Cnt[2]为0输出前4拍符 号，cycle_cnt[2]为1输出后4拍符号。
[0110] 如图5所示，其中：
[0111] 该累加旋转单元包括：
[0112] 二选一开关，用于在选通信号chip_offset[2] = 1时，从两个输入stepl_ symbol(2P)和 stepl_symbol(2P+2)中选择 stepl_symbol(2P+2)输出，在 chip_offset[2] =0 时，选择 stepl_symbol (2P)输出。
[0113] 加法器，用于将同单元二选一开关的输出与stepl_symbol(2P+l)累加后输出。
[0114] 该旁路旋转单元包括step2_P_BR包括一个旁路旋转子单元step2_P_BR(2)和一 个旁路旋转子单元step2_P_BR(4)，其中：
[0115] 旁路旋转子单元step2_P_BR(2)又包括：
[0116] 第3阶译码器（St印2 Coding 1)，用于根据码片偏移量和时钟节拍输出选通信 号，使得在p+l <= chip_offset[3:1] < P+5时，同一子单元的二选一开关在前4拍输出 stepl_symbol(P+4)，后 4 拍输出 stepl_symbol(P);在 chip_offset[3:l] <P+1 或 chip_ offset[3:1] >= P+5时，同一子单元的二选一开关在前4拍输出stepl_symbol (P)，后4 拍输出 stepl_symbol (P+4)。
[0117] 二选一开关，用于根据选通信号，从两个输入stepl_symbol (P)和stepl_ symbol (P+4)中选择一个输出。
[0118] 旁路旋转子单元step2_P_BR(4)的结构与旁路旋转子单元step2_P_BR(2)相同， 只是需要将 step2_P_BR(2)译码时使用的 chip_offset[3:1]替换为 chip_offset[4:2]，这 里不再赘述。
[0119] 该选择单元用于根据扩频因子SF，在SF < = 4时，将旁路旋转子单元step2_P_ BR(SF)的输出作为第3阶运算单元st印2_P的输出st印2_symbol (P)，在SF > 4时，将累 加旋转单元的输出作为第3阶运算单元step2_P的输出step2_symbol (P)。该选择单元可 用两个二选一开关实现，如图中选通信号用SF > 4和SF > 2表不的2个二选一开关。
[0120] 每个锁存单元用于将对应的第3阶运算单元step2_P的输出step2_symbol (P)锁 存一个时钟节拍后输出，0 < = P < 4。
[0121] 第四阶电路包括2个第4阶运算单元st印3_〇和2个锁存单元，0<=Q< 2。图 6示出了一个第4阶运算单元step3_Q和对应的一个锁存单元构成的一个第4阶子电路 Acc_step3_Q。该第4阶运算单元step3_Q包括一累加旋转单元、一旁路旋转单元step3_Q_ BR和一选择单元，其中累加旋转单元实现相邻16码片的累加，如果SF = 2或4或8,则不 需要码片累加，只需要根据chip_offSet进行相位旋转，输出16或8或4个符号即可。SF =2时，需在第三阶旋转的基础上将前后4组各4个符号在组内继续旋转；SF = 4时，需在 第三阶旋转的基础上将前后2组各4个符号在组内继续旋转；SF = 8时，经过相位旋转后 输出4个符号。4个符号要4拍输出，所以cyCle_Cnt取值0?3，cy Cle_Cnt[l]为0输出 前2拍符号，cycle_cnt[l]为1输出后2拍符号。
[0122] 如图6所示，其中：
[0123] 该累加旋转单元包括：
[0124] 二选一开关，用于在选通信号chip_offset[3] =1时，从两个输入step2_ symbol(2Q)和 step2_symbol(2Q+2)中选择 step2_symbol(2Q+2)输出，在 chip_offset[3] =0 时，选择 step2_symbol (2Q)输出。
[0125] 加法器，用于将同单元二选一开关的输出与st印2_symbol(2Q+l)累加后输出。
[0126] 该旁路旋转单元包括一个旁路旋转子单元step3_Q_BR (2)、一个旁路旋转子单元 st印3_Q_BR(4)和一个旁路旋转子单元step3_Q_BR(8)，其中：
[0127] 旁路旋转子单元step3_Q_BR(2)又包括：
[0128] 第4阶译码器（Step3 Coding 2)，用于根据码片偏移量和时钟节拍输出选通信 号，使得在Q+l <= chip_〇ffSet[2:l] <Q+3时，同一子单元的二选一开关在前2拍输出 step2_symbol(Q+2)，后 2 拍输出 step2_symbol(Q);在 chip_offset[2:l] <Q+1 或 chip_ offset [2:1] > = Q+3时，同一子单元的二选一开关在前2拍输出step2_symbol (Q)，后2 拍输出 step2_symbol (Q+2)。
[0129] 二选一开关，用于根据选通信号，从两个输入step2_symbol (Q)和step2_ symbol (Q+2)中选择一个输出。
[0130] 旁路旋转子单元step3_Q_BR(4)的结构与旁路旋转子单元step3_Q_BR(2)相同， 只是需要将 step3_Q_BR(2)译码时使用的 chip_offset[2:1]替换为 chip_offset[3:2]，这 里不再赘述。
[0131] 旁路旋转子单元step3_Q_BR(8)的结构与旁路旋转子单元step3_Q_BR(2)相同， 只是需要将 step3_Q_BR(2)译码时使用的 chip_offset[2:1]替换为 chip_offset[4:3]，这 里不再赘述。
[0132] 该选择单元用于根据扩频因子SF，在SF < = 8时，将旁路旋转子单元step3_Q_ BR(SF)的输出作为第4阶运算单元st印3_Q的输出st印3_symbol (Q)，在SF > 8时，将累 加旋转单元的输出作为第4阶运算单元step3_Q的输出step3_symbol (Q)。该选择单元可 以用3个二选一开关实现，如图中选通信号用SF > 8、SF > 4和SF > 2表示的3个二选一 开关。
[0133] 每个锁存单元用于将对应的第4阶运算单元step3_Q的输出step3_symbol (Q)锁 存一个时钟节拍后输出，0 < = Q < 2。
[0134] 第五阶电路Acc_st印4包括1个第5阶运算单元st印4_0和1个锁存单元，如图7 所示，该第5阶运算单元 Step4_0包括一加法器、一旁路旋转单元和一选择单元，其中加法 器实现相邻32码片的累加，如果SF = 2、4、8或16,则不需要码片累加，只需要根据chip_ offset进行相位旋转，输出16、8、4或2个符号即可。而SF = 2时，需在第四阶旋转的基 础上将前后8组各2个符号在组内继续旋转；SF = 4时，需在第四阶旋转的基础上将前后4 组各2个符号在组内继续旋转；SF = 8时，需在第四阶旋转的基础上将前后2组各2个符 号在组内继续旋转；SF = 16时，经过相位旋转后输出2个符号。2个符号要2拍输出，所以 cycle_cnt取值0?l，cycle_cnt[0]为0输出前1拍符号，cycle_cnt[0]为1输出后1拍 符号。
[0135] 如图7所示，其中：
[0136] 该加法器用于将两个输入step3_symbol (0)和step3_symbol (1)累加后输出。
[0137] 该旁路旋转单元包括一个旁路旋转子单元step4_0_BR(2)、一个旁路旋转子单 元step4_0_BR(4)、一个旁路旋转子单元step4_0_BR(8)和一个旁路旋转子单元step4_0_ BR(16)，其中：
[0138] 旁路旋转子单元step4_0_BR(2)又包括：
[0139] 第5阶译码器，用于根据码片偏移量和时钟节拍输出选通信号，使得在chip_ offset[l] = 1时，同一子单元的二选一开关在前1拍输出step3_symbol (1)，后1拍输 出step3_symbol(0);在chip_offset[l] =0时，同一子单元的二选一开关在前1拍输出 step3_symbol (0)，后 1 拍输出 step3_symbol (1)。
[0140] 二选一开关，用于根据选通信号，从两个输入step3_symbol (0)和step3_ symbol (1)中选择一个输出。
[0141] 旁路旋转子单元step4_0_BR(4)的结构与旁路旋转子单元step4_0_BR(2)相同， 只是需要将step4_0_BR(2)译码时使用的chip_offset[l]替换为chip_offset[2]，这里不 再赘述。
[0142] 旁路旋转子单元step4_0_BR(8)的结构与旁路旋转子单元step4_0_BR(2)相同， 只是需要将step4_0_BR(2)译码时使用的chip_offset[l]替换为chip_offset[3]，这里不 再赘述。
[0143] 旁路旋转子单元step4_0_BR(16)的结构与旁路旋转子单元step4_0_BR(2)相同， 只是需要将step4_0_BR(2)译码时使用的chip_offset [1]替换为chip_offset [4]，这里不 再赘述。
[0144] 该选择单元用于根据扩频因子SF，在SF <= 16时，将旁路旋转子单元step4_0_ BR(SF)的输出作为第5阶运算单元st印4_0的输出st印4_symbol ;在SF > 16时，将累加 旋转单元的输出作为第5阶运算单元step4_0的输出step4_symbol。该选择单元可以用4 个二选一开关实现，如图中选通信号用3?>16、5?>8、5?>4和5?>2表示的4个二选 一开关。
[0145] 该锁存单元用于将第5阶运算单元step4_0的输出step4_symbol锁存一个时钟 节拍后输出。
[0146] 第五阶电路的输出step4_symbol就是一次解扰解扩的输出，并且该结果是在累 加的过程中调整了码片相位得到的正确输出。
[0147] 以 chip_offset = 7,即 chip_offset = 00111 为例，假定 SF = 32,此时五阶电路 都是输出旋转累加的结果。
[0148] 在第一阶电路，因为chip_offset[0]为1，各累加旋转单元将chip(2M+l)与 chip (2M+2)累加，输出可以表示为：
[0149] Chipl+Chip2,
[0150] Chip3+Chip4,
[0151] ...,
[0152] Chip31+Chip0。
[0153] 在第二阶电路，因为chip_offset[l]为1，各累加旋转单元将st印0_ symbol(2N+l)与 stepO_symbol(2N+2)累加，输出可以表不为：
[0154] Chip3+Chip4+Chip5+Chip6,
[0155] Chip7+Chip8+Chip9+Chipl0,
[0156] ...,
[0157] Chip31+Chip0+Chipl+Chip2〇
[0158] 在第三阶电路，因为 chip_offset [2]为 1 时，将 stepl_symbol (2P+1)与 stepl_ symbol (2P+2)累加，输出可以表示为：
[0159] Chip7+Chip8+Chip9+Chipl0+Chipll+Chipl2+Chipl3+Chipl4,
[0160] Chipl5+Chipl6+Chipl7+Chipl8+Chipl9+Chip20+Chip21+Chip22,
[0161] Chip23+Chip24+Chip25+Chip26+Chip27+Chip28+Chip29+Chip30,
[0162] Chip31+Chip0+Chipl+Chip2+Chip3+Chip4+Chip5+Chip6〇
[0163] 此时的输出按码片顺序为 Chip7, chip8, · · ·，Chip31，ChipO, Chipl，· · ·，Chip6， 用 Chip，（i)表示即为：Chip，7, chip，8，···，Chip，31，Chip，32, Chip，33，···， Chip' 38,可见已经恢复为chip_offset = 7时应有的正确顺序。
[0164] 在第四阶电路和第五阶电路中，因为chip_offset[3] = chip_offset[4] = 0,不 会再对上述顺序进行调整，因此最后输出的符号具有正确的码片顺序。
[0165] 再 chip_offset = 7,即 chip_offset = 00111 为例，假定 SF = 2,此时五阶电路 中第一阶电路输出旋转累加的结果，其他阶均应输出旁路旋转的结果，不再进行累加。
[0166] 在第一阶电路，如前所述，各第1阶运算单元St印0_M(0 <= Μ < 16)的输出可以 表示为：
[0167] Chipl+Chip2,
[0168] Chip3+Chip4,
[0169] ...,
[0170] Chip31+Chip0。
[0171] 以上每一行的两个码片累加结果就是第1阶运算单元St印0_M的输出St印0_ symbol(Μ)；
[0172] 在第二阶电路，最终的输出是旁路旋转子单元st印1_N_BR(2)的输出，因为chip_ offset [4:1]为3,根据该旁路旋转子单元的旋转逻辑，在N = 0?2时，第2阶运算单元 stepl_N 前 8 拍输出的是 stepO_symbol (N+8)，后 8 拍输出的是 stepO_symbol (N)，而在 N =3?7时，第2阶运算单元stepl_N前8拍输出的是stepO_symbol (N)，后8拍输出的是 stepO_symbol(N+8)。
[0173] 由此，各第2阶运算单元St印l_N(0<=N<8)的输出可以表示为：
[0174] Chipl7+Chipl8, Chipl+Chip2,
[0175] Chipl9+Chip20, Chip3+Chip4,
[0176] Chip21+Chip22, Chip5+Chip6,
[0177] Chip7+Chip8, Chip23+Chip24,
[0178] Chip9+Chipl0, Chip25+Chip26,
[0179] Chipll+Chipl2, Chip27+Chip28,
[0180] Chipl3+Chipl4, Chip29+Chip30,
[0181] Chipl5+Chipl6, Chip31+Chip0,
[0182] 每一行逗号前是第2阶运算单元St印1_N前第8拍的输出St印l_symbol (N)，逗号 后是其后8拍的输出Stepl_symbol (N)。
[0183] 在第三阶电路，最终的输出是旁路旋转子单元st印2_P_BR(2)的输出，因为chip_ offset [3:1]为3,根据该旁路旋转子单元的旋转逻辑，在P = 0?2时，第3阶运算单元 step2_P 前 4 拍输出的是 stepl_symbol (P+4)，后 4 拍输出的是 stepl_symbol (P)，在 P = 3时，第3阶运算单元Step2_P前4拍输出的是stepl_symbol (P)，后4拍输出的是stepl_ symbol(P+4)〇
[0184] 由此，各第3阶运算单元St印2_P(0 < = P < 4)的输出可以表示为：
[0185] Chip9+Chipl0, Chipl7+Chipl8, Chip25+Chip26, Chipl+Chip2,
[0186] Chipll+Chipl2, Chipl9+Chip20, Chip27+Chip28, Chip3+Chip4,
[0187] Chipl3+Chipl4, Chip21+Chip22, Chip29+Chip30, Chip5+Chip6,
[0188] Chip7+Chip8, Chipl5+Chipl6, Chip23+Chip24, Chip31+Chip0,
[0189] 各行分别是第3阶计算单元St印2_P的16拍中的输出St印2_symbol (P)，每2个 码片组成的一个符号占用4个节拍。
[0190] 在第四阶电路，最终的输出是旁路旋转子单元st印3_Q_BR(2)的输出，因为chip_ offset [2:1]为3,根据该旁路旋转子单元的旋转逻辑，Q = 0时，第4阶运算单元Step3_0 在前2拍输出step2_symbol (Q)，后2拍输出step2_symbol (Q+2)，Q = 1时，第4阶运算单 兀 Step3_l 在前 2 拍输出 step2_symbol (Q+2)，后 2 拍输出 step2_symbol (Q)。
[0191] 由此，各第4阶运算单元St印3_Q(0 <= Q< 2)的输出可以表示为：
[0192] Chip9+Chipl0, Chipl3+Chipl4, Chipl7+Chipl8, Chip21+Chip22, Chip25+Chip26, Chip29+Chip30, Chipl+Chip2, Chip5+Chip6 ；
[0193] Chip7+Chip8, Chipll+Chipl2, Chipl5+Chipl6, Chipl9+Chip20, Chip23+Chip24, Chip27+Chip28, Chip31+Chip0, Chip3+Chip4,
[0194] 第一组符号是第4阶计算单元Step3_0的16拍中的输出Step3_symbol (0)，第二 组符号是第4阶计算单元Step3_l的16拍中的输出Step3_symbol (1)。
[0195] 在第五阶电路，最终的输出是旁路旋转子单元st印4_0_BR(2)的输出，因为chip_ offset[l]为1，根据该旁路旋转子单元的旋转逻辑，第5阶运算单元在前1拍输出step3_ symbol (1)，后 1 拍输出 step3_symbol (0)。
[0196] 由此，第5阶运算单元St印4_0的输出可以表示为：
[0197] Chip7+Chip8, Chip9+Chip 10, Chipl 1+Chipl2,......, Chip31+Chip0, Chipl+Chip2, Chip3+Chip4, Chip5+Chip6〇
[0198] 可见，已经恢复为chip_offset = 7时应有的正确顺序。
[0199] 通过上述方案，可以优化设计WCDMA数据信道解调系统中码片旋转与累加方案， 降低WCDMA数据信道解调系统的资源消耗，提高WCDMA数据信道解调系统的处理能力，满足 协议不断演进带来的系统升级需求。
[0200] 以上所述实施例仅为本发明的较佳实施例，并非用于限定本发明的保护范围，本 领域的技术人员可以刻意对本发明进行各种修改和变型而不偏离本发明的精神和范围。这 样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发 明也意图包含这些修改和变型在内。
【权利要求】
1. 一种数据信道的解扰解扩装置，其特征在于，该装置包括： 码片旋转及相关电路，用于根据码片偏移量chip_0fTSet，用S个二选一开关从2S个码 片天线数据ant_data0ant_data(2S_l)中选取参与相关累加的S个码片天线数据，然后将 该S个码片天线数据与伪随机码做相关操作，输出相关后的S个码片ChipO?Chip (S-1)， 其中，S = 2X，0 < = chip_offset < S，S、X、chip_offset 均为正整数； 码片累加及旋转电路，用于根据扩频因子SF对ChipO?Chip (S-1)中的相邻SF个码 片进行累加，且在累加过程中对码片作旋转，得到正确排序的S个码片的相关累加结果，其 中，SF = j均为正整数。
2. 根据权利要求1所述的解扰解扩装置，其特征在于： 所述码片旋转及相关电路包括： 二选一开关电路，包括S个二选一开关Switch_i，每一个二选一开关Switch_i根据一 选通信号select」从输入的两个码片天线数据ant_data(i)和ant_data(i+S)中选择一 个输出，其中，i = 〇，1···，（S-1); 译码电路，用于根据码片偏移量chip_〇fTSet生成各个二选一开关的选通信号 select_i，使得在 i < chip_offset 时，二选一开关 Switch_i 输出 ant_data (i+S)，i > = chip_offset 时，二选一开关 Switch_i 输出 ant_data (i); 码片相关电路，用于将二选一开关电路输出的码片与伪随机码进行相关操作，输出所 述相关后的S个码片ChipO?Chip (S-1)。
3. 根据权利要求1或2所述的解扰解扩装置，其特征在于：所述码片累加及旋转电路 包括X阶电路，其中： 第一阶电路包括2(5H)个第1阶运算单元st印0_M和2(5H)个锁存单元，Μ = 0， 1，…（2^4-1)，其中： 每个第1阶运算单元stepO_M包括一累加旋转单元，用于在chip_offset[0] = 0时， 输出 Chip(2M)和 Chip(2M+l)的累加结果，在 chip_offset[0] = 1 时，输出 Chip(2M+l)和 Chip (2M+2)的累加结果； 每个锁存单元用于将对应的第1阶运算单元stepO_M的输出stepO_symbol (M)锁存一 个时钟节拍后输出； 第X阶电路包括2Μ个第X阶运算单元st印(x-l)_Z和个锁存单元，X = 2， 3, · · ·，（Χ-1)，Ζ = 0，1，· · ·（2(χ-χ)-1)，其中： 每个第X阶运算单元step(x_l)_Z包括一累加旋转单元，用于在chip_offset[x_l] =〇 时，输出 step(x_2)_symbol(2Z)和 step(x_2)_symbol(2Z+l)的累加结果，在 chip_ offset [χ-l] = 1 时，输出 step (x_2)_symbol (2Z+1)和 step (x_2)_symbol (2Z+2)的累加结 果； 每个锁存单元用于将对应的第X阶运算单元step (x-1) _Z的输出step (χ-l) _ symbol (Z)锁存一个时钟节拍后输出； 第X阶电路包括一个第X阶运算单元和一个锁存单元，其中： 该第X阶运算单元st印(Χ-1)_0包括一加法器，用于将两个Χ-l阶运算单元的输出 step(X_2)_symbol(0)和 step(X_2)_symbol(l); 该锁存单元，用于将该加法器的输出锁存一个时钟节拍后输出，得到正确排序的S个 码片的相关累加结果。
4. 根据权利要求3所述的解扰解扩装置，其特征在于： 所述第1阶运算单元stepO_M中的累加旋转单元包括： 二选一开关，用于在选通信号chip_offset[0] = 1时，从两个输入Chip(2M)和 Chip(2M+2)中选择 Chip(2M+2)输出，在 chip_offset[0] = 0 时，选择 Chip(2M)输出； 加法器，用于将同单兀的二选一开关的输出与Chip(2M+l)累加后输出； 所述第X阶运算单元step(x-l)_Z中的累加旋转单元包括： 二选一开关，用于在选通信号chip_offset[x_l] = 1时，从两个输入step(x_2)_ symbol(2Z)和 step(x_2)_symbol(2Z+2)中选择 step(x_2)_symbol(2Z+2)输出，在 chip_ offset [1] =0 时，选择 step (x_2)_symbol(2Z)输出； 加法器，用于将同单兀的二选一开关的输出与step(x_2)_symbol(2Z+l)累加后输出。
5. 根据权利要求3所述的解扰解扩装置，其特征在于： 每个第X阶运算单元step (x-1) _Z还包括一个第X阶旁路旋转单元step (x-1) _Z_BR 和一个第 x 阶选择单元 step(x-l)_Z_SL，x = 2,3, · · ·，X，Z = 0,1，· · ·（2(x_x)-l)，其中： 第X阶旁路旋转单元step (x-1) _Z_BR包括（x-1)个旁路旋转子单元step (x-1) _ Z_BR⑵_)，旁路旋转子单元st印(x-l)_Z_BR⑵）用于SF = 2^_时对输入码片的旁路和旋 转，j = 1，2,…，（x-1)，在 Z+1 <= chip_offset[p:q] < Ζ+2(χ-χ)+1 时，前 2(χ-χ)拍输出 step (x_2)_symbol (Ζ+2(χ χ))，后 2(χ χ)拍输出 step (x_2)_symbol (Ζ)，在 chip_offset [p: q] < Z+1 或 chip_offset [p: q] > = Z+2(x-x)+l 时，前 2(x-x)拍输出 step (x_2)_symbol (Z)，后 2(x-x)拍输出 step(x_2)_symbol (Z+2(x-x))，q = j，p = j+X-x ; 第x阶选择单元step (x-1) _Z_SL与第x阶运算单元step (x-1) _Z内的（x-1)个 旁路旋转子单元和累加旋转单元的输出连接，用于在SF<= 2(rf时，将旁路旋转子单 元step(x_l)_Z_BR(SF)的输出作为该第X阶运算单元step(x_l)_Z的输出step(x_l)_ symbol (Z)，在SF > 2(rf时，将该累加旋转单元的输出作为该第X阶运算单元step(x_l)_ Z 的输出 step (χ-l)-symbol ⑵。
6. 根据权利要求5所述的解扰解扩装置，其特征在于： 所述旁路旋转子单元step (χ-1)_Ζ_ΒΚ(2·〇包括： 第X阶译码器，用于根据码片偏移量和时钟节拍输出选通信号，使得在在Ζ+1 < = chip_offset[p:q] < Ζ+2(χι)+1 时，同一子单元的二选一开关在前 2°^χ)拍输出 step(x_2)_ symbol (Z+2(Xx)),后 2(Xx)拍输出 step (x_2)-symbol ⑵，在 chip_offset[p:q] < Z+1 或chip_offset[p:q] > = Ζ+2(χ-χ)+1时，同一子单元的二选一开关在前2(χ-χ)拍输出 step (χ-2)-symbol (Ζ)，后 2(Χχ)拍输出 step (χ-2)-symbol (Ζ+2(Χχ)); 二选一开关，用于根据同一子单元的第X阶译码器输出的选通信号，在从两个输入 step (x_2)_symbol (Ζ)和 step (x_2)_symbol (Ζ+2(χ χ))中选择一个输出。
7. 根据权利要求1或2或4或5或6所述的解扰解扩装置，其特征在于： 所述 S = 2、4、8、16、32、64、128 或 256。
8. 根据权利要求5或6所述的解扰解扩装置，其特征在于： 该解扰解扩装置用于WCDMA系统数据信道解调中的一次解扰解扩，支持该系统规定的 各种SF，其中SF最小为2。
【文档编号】H04B1/712GK104104410SQ201310116377
【公开日】2014年10月15日 申请日期:2013年4月3日 优先权日:2013年4月3日
【发明者】姬晓琳 申请人:中兴通讯股份有限公司