数字接收器及其方法
【专利摘要】本发明提供一种可以将脉冲宽度调变信号(pulse-width modulated signal)解调变或解码的数字接收器。此接收器以数字的方式解调变或解码发送器输出的脉冲宽度调变信号，然后获得脉冲宽度调变信号所代表的数值(如二进制数值)。本发明的数字接收器至少包括多个延迟元件以及一个采样电路，这些延迟元件以串联的方式耦接在一起，且此采样电路耦接这些延迟元件的其中之一。
【专利说明】数字接收器及其方法
【技术领域】
[0001]本发明涉及一种接收器，特别是有关一种可将脉冲宽度调变信号解调变或解码的数字接收器。
【背景技术】
[0002]脉冲宽度调变$11186 11(1^ 10(1111社1011，缩写？丽)为一种调变技术，是将数据或资讯编入到脉冲宽度调变信号1110(111181:6(1 818的1，简称？丽信号)的脉波周期中。在此种技术中，？丽信号的每一脉波周期都会有其工作周期(如#，而每一工作周期代表不同的数据或资讯。工作周期是指一脉波周期中高电平(或称为逻辑1)占此脉波周期的比例。例如，50%工作周期指一脉波周期中有50%为高电平，也就是脉波周期中的高电平与低电平两者的长度是相同的。
[0003]本发明针对脉冲宽度调变技术，提出一种不须使用振荡器而可解调变或解码脉冲宽度调变信号的接收器。
【发明内容】
[0004]本发明的主要目的，在于提供一种数字接收器，其可快速解调变出(或是解码出)一脉冲宽度调变信号所代表的数值(如二进制数值)。
[0005]本发明的另一目的，在于提供一种数字接收器，无须使用振荡器即可解调变或解码一脉冲宽度调变信号。
[0006]为达到上述的目的，本发明提供一种可解调变(或解码)脉冲宽度调变信号的数字接收器，至少包括多个计数单元以及一个计算单元。这些计数单元以串联的方式耦接在一起，而且可以在第一时间区段内以第一信号传递路径传送一脉冲宽度调变信号以及在第二时间区段内以第二信号传递路径传送此脉冲宽度调变信号。每个计数单元可以将经由第一与第二信号传递路径所接收到的信号延迟一段时间后传送出去。每一个计数单元可以在第一时间区段结束后获得一第一逻辑信号以及在第二时间区段结束后获得一第二逻辑信号，并且可以在第一与第二时间区段结束之后将第一逻辑信号与第二逻辑信号进行一第一运算，然后根据第一运算的结果获得一第三逻辑信号。计算单元耦接这些计数单元，而且计算单元可以根据这些计数单元输出的第三逻辑信号获得一第四逻辑信号，并依据此第四逻辑信号获得脉冲宽度调变信号在第三时间区段所代表的数值。此第三时间区段为脉冲宽度调变信号的一脉波周期，而且包括上述第一与第二时间区段。第一时间区段为脉冲宽度调变信号出现第一电平改变至脉冲宽度调变信号出现第二电平改变的时间间隔。第二时间区段为脉冲宽度调变信号出现上述第二电平改变至脉冲宽度调变信号出现第三电平改变的时间间隔。又，第二时间区段紧接在第一时间区段之后。
[0007]计算单元包括一个耦接这些计数单元的逻辑运算单元以及一个耦接逻辑运算单元的采样电路。逻辑运算单元可以将这些计数单元输出的第三逻辑信号做一第二运算。采样电路可以对第二运算的结果进行采样，然后依据采样结果输出上述第四逻辑信号。另外，当第一运算为与(八冊)逻辑运算时，第二运算为或(0?逻辑运算。当第一运算为或(0?逻辑运算时，第二运算为与(八冊)逻辑运算。
[0008]另外，本发明也提供一种解调变(或解码)脉冲宽度调变信号的方法，其步骤至少包括:(1)使一脉冲宽度调变信号在第一时间区段内于一第一信号传递路径进行传输，此第一信号传递路径是由串联耦接在一起的多个第一延迟元件所形成；(2)在第一时间区段结束时，对这些第一延迟元件的输出进行采样并以此获得多个第一逻辑信号；(3)在第一时间区段结束后，使脉冲宽度调变信号在第二时间区段内于一第二信号传递路径进行传输，此第二信号传递路径是由串联耦接在一起的多个第二延迟元件所形成；(4)在第二时间区段结束时，对这些第二延迟元件的输出进行采样并以此获得多个第二逻辑信号；(5)在第二时间区段结束后，将每个第一逻辑信号与相对应的第二逻辑信号进行一第一运算，并根据这些第一运算的结果获得多个第三逻辑信号；(6)将这些第三逻辑信号进行一第二运算，并根据第二运算的结果获得一第四逻辑信号，然后依据此第四逻辑信号获得脉冲宽度调变信号在一第三时间区段所代表的数值。此第三时间区段为脉冲宽度调变信号的一脉波周期，而且包括上述第一与第二时间区段。第一时间区段为脉冲宽度调变信号出现第一电平改变至脉冲宽度调变信号出现第二电平改变的时间间隔。第二时间区段为脉冲宽度调变信号出现上述第二电平改变至脉冲宽度调变信号出现第三电平改变的时间间隔。又，第二时间区段紧接在第一时间区段之后。另外，当第一运算为与(八冊)逻辑运算时，第二运算为或(0?逻辑运算。当第一运算为或(0?逻辑运算时，第二运算为与(八冊)逻辑运算。
[0009]与现有技术相比，本发明的有益效果在于:
[0010]本发明可快速解调变出(或是解码出)一脉冲宽度调变信号所代表的数值(如二进制数值)；并且无须使用振荡器，即可解调变或解码一脉冲宽度调变信号。
【专利附图】
【附图说明】
[0011]图1八为一接收器连接一发送器的示意图。
[0012]图18为一脉冲宽度调变信号的时序图(或称为波形图)，其显示出此脉冲宽度调变信号的电平和时序。
[0013]图2八为本发明一实施例的接收器的电路方块。
[0014]图28为本发明的数字计数单元的电路方块图。
[0015]图3为本发明一实施例的接收器对一脉冲宽度调变信号进行解调变或解码的流程图。
[0016]图4八为一脉冲宽度调变信号以及五个第一延迟元件的输出信号的时序图(或称为波形图)，其显示出这六个信号的电平和时序。
[0017]图48为一脉冲宽度调变信号以及五个第二延迟元件的输出信号的时序图(或称为波形图)，其显示出这六个信号的电平和时序。
[0018]图5为本发明另一实施例的接收器的电路方块图。
[0019]图6八为一 I'型正反器的不意图。
[0020]图68为一脉冲宽度调变信号以及一除二电路的输出信号的时序图(或称为波形图)，其显示出这两个信号的电平和时序。
[0021]图7八为本发明的第一与第二解调变单元的电路方块图。
[0022]图78为本发明的延迟单元的电路方块图。
[0023]图8为本发明另一实施例的接收器对一脉冲宽度调变信号进行解调变或解码的流程图。
[0024]图9八为一脉冲宽度调变信号、一除二电路的输出信号、四个第一延迟元件的输出信号以及四个第二延迟元件的输出信号的时序图(或称为波形图)，其显示出这十个信号的电平和时序。
[0025]图98为一脉冲宽度调变信号、一除二电路的输出信号、五个第一延迟元件的输出信号以及五个第二延迟元件的输出信号的时序图(或称为波形图)，其显示出这十二个信号的电平和时序。
[0026]附图标记说明:2-数字接收器；3-发送器；4-传输通道；53-下降沿；5卜下降沿下降沿；5七上升沿；56-上升沿；6-信号切换器；7-1-输出信号:7-2-输出信号；7-3-输出信号:7-4-输出信号:7-5-输出信号:9-1-输出信号:9-2-输出信号:9-3-输出信号4-4-输出信号$-5-输出信号“0-1-第一个数字计数单元:10-2-第二个数字计数单元:10-3-第三个数字计数单元第~个数字计数单元“1-1-输出信号输出信号:11-3-输出信号:11-4-输出信号:12-逻辑运算单兀:13-1-输出信号:13-2-输出信号:13-3-输出信号:13-4-输出信号:14-米样电路:15-1-输出信号:15-2-输出信号:15-3-输出信号:15-4-输出信号:15-5-输出信号第一延迟兀件；1613-第二延迟元件:17-1-输出信号:17-2-输出信号:17-3-输出信号:17-4-输出信号:17-5-输出
号；18-米样电路；20-米样电路；22-逻辑运算单兀；24-米样电路；30-第一彳目号切换器；32-除二电路；34-第二信号切换器；36-第一解调变单元；38-第二解调变单元；40-反相器；41-!'型正反器:42-1-第一个延迟单元:42-2-第二个延迟单元；42-3-第三个延迟单元:42-^-第?个延迟单元；44-采样电路；46-第一开关；48-第二开关；50-第三开关；52-第一延迟元件；54-第二延迟元件；56-控制器；91-脉冲宽度调变信号；93-除二电路的输出信号。
【具体实施方式】
[0027]图1八为接收器2通过传输通道4连接至发送器3的示意图。此接收器2可以是(但不限定)一个数字解调变器或是一个数字解码器。请参阅图1八所示，接收器2可以通过高速通讯协定(例如通用串列汇流排861-1&1 8118)通讯协定)来接收发送器3所输出的脉冲宽度调变信号1110(111181:6(1 81，简称？丽信号)。接收器2可以在解调变或解码？丽信号后，获得？丽信号所对应的数值(如二进制数值)。接收器2除了通过高速通讯协定来接收？丽信号的外，也可以通过其它适用于脉冲宽度调变(￠111186-^1(11:11 [^(^。“(^，简称？!!)传输的通讯协定或标准来接收？II信号。
[0028]。在？II 信号中，两相邻下降沿他111叩6(186)的时间间隔即为一脉波周期的时间长度。以图18为例，？丽信号包括两个脉波周期？1与？2，其中脉波周期？1的时间长度为？丽信号的两相邻下降沿53与56的时间间隔八II，脉波周期？2的时间长度为？丽信号的两相邻下降沿56与5。的时间间隔八12，而且脉波周期？1与？2两者的时间长度是相等的。在某些应用上，也可以使用？丽信号的两相邻上升沿(1181118 6^86)的时间间隔作为一脉波周期的时间长度。在一信号(如？丽信号)中，上升沿是指此信号的电平状态出现逻辑0(或称为低电平)变为逻辑1(或称为高电平)的情况，下降沿则是指此信号的电平状态出现逻辑1(或称为高电平)变为逻辑0(或称为低电平)的情况。因此，上升沿与下降沿都是指信号(如？丽信号)出现电平改变的情况。
[0029]在？丽信号中，每一脉波周期都会有其工作周期(如忭07016) 0工作周期是指一脉波周期中高电平(或称为逻辑1)占此脉波周期的比例。以第18图为例，在脉波周期？1中，？丽信号在时间区段0至12的电平状态为低电平(或称为逻辑0)，而在时间区段七2至七3的电平状态则是高电平(或称为逻辑0。在脉波周期？2中，？丽信号在时间区段七3至0的电平状态为低电平，而在时间区段〖4至〖5的电平状态则是高电平。因此，脉波周期？1的工作周期为丨2至丨3的时间长度占脉波周期？1的比例，脉波周期？2的工作周期为七4至〖5的时间长度占脉波周期？2的比例。
[0030]在？II信号中，每一个工作周期可以被用来表示某一数值。例如，当某个脉波周期的工作周期小于50%时，如图18所示的脉波周期？1，其代表二进制数值的0。当某个脉波周期的工作周期大于50%时，如第18图所示的脉波周期？2，其代表二进制数值的1。
[0031]本发明所述的接收器2可通过量测每一脉波周期中？丽信号在低电平(或称为逻辑0)的时间长度以及？II信号在高电平(或称为逻辑1)的时间长度来解调变或解码发送器3所送来的？丽信号。在本发明中，解调变或解码？丽信号是指(但不限定)获得？丽信号所代表二进制数值。
[0032]接收器的第一实施例:
[0033]本发明所述的接收器2的第一实施例，如图2八所示。请参阅图2八所示，接收器2至少包括一个信号切换器6、多个数字计数单元10-1至10-队一个逻辑运算单元12以及一个采样电路14。信号切换器6的输入端I？可以通过传输通道4电性连接发送器3，并通过传输通道4接收发送器3所传送的？丽信号。信号切换器6可以将输入端I？接受到的？丽信号选择传送到输出端0？1或是输出端0？2，进而使？丽信号从输出端0？1或0？2传送到数字计数单元10-1。在本实施例中，信号切换器6可以是(但不限定)一个解多工器((16皿111:11)16X61'，简称(16皿1X610或是由两个或两个以上的开关所组成。
[0034]数字计数单元10-1至104是以串联的方式耦接在一起，而且数字计数单元10-1至104的总数量大于或等于五个、大于或等于十个、大于或等于十五个或是大于或等于二十个。这些数字计数单元10-1至104每一个都含有两个输入端I附和I吧以及三个输出端0111、0^X2和0113。数字计数单元10-1的输入端I附和1X2分别耦接信号切换器6的输出端0？1和0？2。数字计数单元10-2至104每一个的输入端I附和爪2分别耦接前一个数字计数单元的输出端0爪1和0爪2。对数字计数单元10-1至104的每一个而言，传送到输入端爪1的信号会在经过一段时间(如图4八和图48所述的延迟时间1(1)后从输出端011X1输出，而传送到输入端1^2的信号也会在经过一段时间(如延迟时间1(1)后从输出端0^X2输出。另外，数字计数单元10-1至104的输出端0口 13分别耦接逻辑运算单元12的输入端1-1至14。逻辑运算单元12可以将计数单元10-1至104从输出端0口 13输出的逻辑信号或数据做或逻辑运算(00 10^10^1 01)61-81:1011)或是做与逻辑运算(八冊10^10^1叩61'社1010，然后从输出端⑶IX输出运算结果(比如是一逻辑信号
[0035]采样电路14的输入端I吧耦接逻辑运算单元12的输出端(^冗。采样电路14可以从输入端接收信号(其与信号切换器6所接收到的？丽信号相同)，使采样电路14在检测到？丽信号的下降沿(6111118 6(^6)时，对逻辑运算单元12从输出端⑶IX输出的运算结果(比如是一逻辑信号)进行采样，然后从输出端⑶13输出采样结果(比如是一逻辑信号接收器2依据输出端0口 13输出的采样结果来获得？丽信号所代表的数值(如二进制数值的0或1〉。然而，在某些应用上，接收器2可以不需要采样电路14。在这种情况下，接收器2依据逻辑运算单元12从输出端011输出的运算结果来获得？丽信号所代表的数值(如二进制数值的0或1)。在本实施例中，逻辑运算单元12与采样电路14组成一计算单元，或是以逻辑运算单元12作为计算单元。
[0036]图28为数字计数单元的电路方块图。请同时参阅图28所示，数字计数单元10-1至10州中的每一个都至少包含有一个第一延迟元件16^—个第二延迟元件16以一个耦接第一延迟兀件163的第一米样电路18、一个稱接第二延迟兀166的第二米样电路20、一个耦接第一及第二采样电路18与20的逻辑运算单元22以及一个耦接逻辑运算单元22的第三采样电路24。在本范例中，数字计数单元10-1至104的输入端I附可以是第一延迟元件163的输入端81，数字计数单元10-1至10州的输入端I吧可以是第二延迟元件166的输入端以，数字计数单元10-1至104的输出端⑶II可以是第一延迟元件16&的输出端丁1，数字计数单元10-1至104的输出端⑶12可以是第二延迟元件166的输出端12，数字计数单元10-1至104的输出端0口 13可以是第三采样电路24的输出端丁6。
[0037]在数字计数单元10-1中，第一延迟元件16&的输入端町耦接信号切换器6的输出端0？1，第二延迟元件166的输入端82则是耦接信号切换器6的输出端0？2。信号切换器6可以将？丽信号的电平为0的部分(也就是逻辑0信号)从输出端0？1输出并传送到第一延迟元件163的输入端81，并且将？丽信号的电平为1的部分(也就是逻辑1信号)从输出端0？2输出并传送到第二延迟兀件166的输入端尺2。
[0038]以图18所示的？丽信号为例至七2以及七3至0的低电平信号(或称为逻辑0信号)即为？丽信号的电平为0的部分，而〖2至〖3以及〖4至〖5的高电平信号(或称为逻辑1信号)则为？丽信号的电平为1的部分。因此，信号切换器6可以将0至12以及七3至0的逻辑0信号由输出端0？1传送到数字计数单元10-1的第一延迟元件16&的输入端町，并将七2至七3以及0至沾的逻辑1信号由输出端0？2传送到数字计数单元10-1的第二延迟元件166的输入端尺2。
[0039]对其它数字计数单元10-2至10州的每一个而言，第一延迟元件16&的输入端尺1耦接前一个数字计数单元的第一延迟元件163的输出端II，第二延迟元件166的输入端尺2则是耦接前一个数字计数单元的第二延迟元件166的输出端12。另外，数字计数单元10-1至104的第三采样电路24的输出端16分别耦接逻辑运算单元12的输入端1-1至14。
[0040]在本实施例的接收器2中，第一延迟元件163的总数量可以是(但不限定)大于或等于五个、大于或等于十个、大于或等于十五个或是大于或等于二十个，而且也可以等于第二延迟元件16)3的总数量。
[0041]请参阅图28所示，第一延迟元件163可以将输入端町接收到的信号31在延迟一段时间(如图4八和图48所述的延迟时间1(1)后从输出端II输出。对数字计数单元10-1而言，信号51是信号切换器6从输出端0？1输出的低电平信号(也就是信号的电平为0的部分)。但是对其它数字计数单元10-2至104而言，信号51则是前一个数字计数单兀的第一延迟兀件163从输出端II输出的信号。
[0042]第二延迟元件166可以将输入端以接收到的信号32在延迟一段时间(如图4八和图48所述的延迟时间1(1)后从输出端12输出。对数字计数单元10-1而言，信号32是信号切换器6从输出端0？2输出的高电平信号(也就是？丽信号的电平为1的部分)。但是对其它数字计数单元10-2至104而言，信号32则是前一个数字计数单元的第二延迟元件166从输出端12输出的信号。
[0043]第一采样电路18的输入端…耦接第一延迟元件163的输出端II，并可接收及采样第一延迟兀件16&从输出端II输出的信号。第一米样电路18可以从输入端02接收？II信号(其与信号切换器6的输入端I？所接收到的？丽信号相同)，使第一米样电路18在检测到？丽信号的上升沿(481118 6(^6)时，对第一延迟元件163从输出端II输出的信号进行采样，然后从输出端13输出采样结果(其比如是一逻辑信号)至逻辑运算单元22的输入端奶。此采样结果的电平与被采样的信号的电平是相同的。
[0044]第二采样电路20的输入端财耦接第二延迟元件166的输出端12，并可接收及采样第二延迟元件166从输出端12输出的信号。第二采样电路20可以从输入端03接收？II信号(其与信号切换器6的输入端I？所接收到的？丽信号相同)，使第二米样电路20在检测到？丽信号的下降沿(6111118 6(^6)时，对第二延迟元件166从输出端12输出的信号进行采样，然后从输出端14输出采样结果(比如是一逻辑信号)至逻辑运算单元22的输入端册。此采样结果的电平与被采样的信号的电平是相同的。
[0045]逻辑运算单元22的输入端阳耦接第一采样电路18的输出端13，而输入端册则耦接第二采样电路20的输出端14。逻辑运算单元22可以将输入端阳接收到的信号(或数据)以及输入端册接收到的信号(或数据)做与逻辑运算(八冊1081081
或是做或逻辑运算(00 10^10^1，然后从输出端15输出运算结果(比如是一逻辑信号)。
[0046]在第一实施例的接收器2中，当逻辑运算单元12为或(0?逻辑运单元时，数字计数单元10-1至104中的每一个逻辑运算单元22则为与(八冊)逻辑运单元。在这种情况下，逻辑运算单元12可以将所有计数单元10-1至104从输出端0口 13输出的逻辑信号(或数据)做或(0?逻辑运算，而逻辑运算单元22则可以将输入端阳与册接收到的逻辑信号(或数据)做与(八冊)逻辑运算。
[0047]当逻辑运算单元12为与(八冊)逻辑运单元时，数字计数单元10-1至104中的每一个逻辑运算单元22则为或(0?逻辑运单元。在这种情况下，逻辑运算单元12可以将所有计数单元10-1至104从输出端0口 13输出的逻辑信号(或数据)做与(八冊)逻辑运算，而逻辑运算单元22则可以将输入端阳与册接收到的逻辑信号(或数据)做或(0?逻辑运算。
[0048]第三采样电路24的输入端87耦接逻辑运算单元22的输出端16。另外，第三采样电路24可以从其输入端04接收？丽信号(其与信号切换器6的输入端I？所接收到的？丽信号相同)，使第三采样电路24在检测到？丽信号的上升沿时，对逻辑运算单元22从输出端15输出的运算结果进行采样，然后将采样结果(比如是一逻辑信号)从第三采样电路24的输出端16传送至逻辑运算单元12。
[0049]在本实施例的接收器2中，数字计数单元10-1至104的所有第一延迟元件163依序通过连接输出端II与输入端町而串联耦接在一起，并通过这些串联耦接在一起的第一延迟元件163形成数字计数单元10-1至104的第一信号传递路径。另外，数字计数单元10-1至104的所有第二延迟元件166依序通过连接输出端12与输入端以而串联耦接在一起，并通过这些串联稱接在一起的第二延迟元件16)3形成数字计数单元10-1至10-8的第二信号传递路径。
[0050]以图18所示的？丽信号的脉波周期？1为例，当信号切换器6接收到？丽信号时，信号切换器6先将时间区段0至七2的逻辑0信号由输出端0？1传送到数字计数单元10-1的输入端I[，进而在数字计数单元10-1至104的第一信号传递路径上传输，接着信号切换器6将时间区段七2至七3的逻辑1信号由输出端0？2传送到数字计数单元10-1的输入端爪2，进而在数字计数单元10-1至104的第二信号传递路径上传输。
[0051]于说明完第一实施例的接收器2的架构之后，接下来将说明第一实施例的接收器2解调变或解码？II信号的方法。请同时参阅图3所示，首先，如步骤八1所示，在接收器2接收发送器3所传送的？丽信号之前，将所有第一延迟元件163从输出端II输出的信号重置为逻辑1 (也就是使所有输出端II输出逻辑1信号)，以及将所有第二延迟元件166从输出端12输出的信号重置为逻辑0(也就是使所有输出端12输出逻辑0信号)。
[0052]当信号切换器6从输入端I？接收到？丽信号时，如步骤八2所示，信号切换器6从？丽信号的电平由逻辑1变为逻辑0开始(例如从图18所示的下降沿53开始)将？丽信号的电平为0的部分从输出端0？1输出并传送到数字计数单元10-1的第一延迟元件163的输入端町，然后在？丽信号的电平从逻辑0变为逻辑1之前(例如在图18所示的上升沿5(1之前)让？丽信号的电平为0的部分经由第一信号传递路径逐个取代第一延迟元件163的输出端II所输出的逻辑1信号。在此第一信号传递路径中，？丽信号的电平为0的部分以传输延迟的方式进行传递并改变被通过的第一延迟元件163的输出信号的电平状态(此输出信号为输出端了1送出的信号)，而此传输延迟的方式依据第一延迟兀件16&的延迟时间来延迟？丽信号的传输。
[0053]接着，如步骤八3所示，当？丽信号的电平从逻辑0变为逻辑1的时候(例如在出现图18所示的上升沿5(1的时候)，数字计数单元10-1至104中的每一个第一采样电路18开始对第一延迟兀件163从输出端II输出的信号进行米样，并在完成米样后从输出端13输出第一采样结果(比如是一逻辑信号)。除此之外，接收器2也会在第一采样电路18完成采样后将所有第一延迟元件163从输出端II输出的信号重置为逻辑1 (也就是使所有输出端II输出逻辑1信号)。
[0054]另外，如步骤八4所示，从？丽信号的电平由逻辑0变为逻辑1开始(例如从图18所示的上升沿5(1开始)，信号切换器6将？丽信号的电平为1的部分从输出端0？2输出并传送到数字计数单元10-1的第二延迟元件166的输入端以，然后在？丽信号的电平再次从逻辑1变为逻辑0之前(例如在图18所示的下降沿56之前)让？丽信号的电平为1的部分经由第二信号传递路径逐个取代第二延迟元件166的输出端12所输出的逻辑0信号。在此第二信号传递路径中，？丽信号的电平为1的部分以传输延迟的方式进行传递并改变被通过的第二延迟元件166的输出信号的电平状态(此输出信号为输出端12送出的信号)，而此传输延迟的方式依据第二延迟元件166的延迟时间来延迟？丽信号的传输。接着，如步骤八5所示，当？丽信号的电平再次从逻辑1变为逻辑0的时候(例如在出现图18所示的下降沿513的时候)，数字计数单元10-1至104中的每一个第二采样电路20开始对第二延迟兀件16)3从输出端12输出的信号进行米样,并在完成米样后从输出端14输出第二米样结果(比如是一逻辑信号)。除此之外，接收器2也会在第二采样电路20完成采样后将所有第二延迟元件166从输出端12输出的信号重置为逻辑0(也就是使所有输出端12输出逻辑0信号
[0055]再来，如步骤八6所示，在所有第一采样电路18从输出端13输出采样结果以及所有第二采样电路20从输出端14输出采样结果之后，数字计数单元10-1至104中的每一个逻辑运算单元22会将对应的第一与第二采样电路18与20从输出端13与14输出的采样结果进行第一逻辑运算，然后从输出端15输出一第一运算结果(比如是一逻辑信号)。接下来，如步骤八7所示，当？II信号的电平再次从逻辑0变为逻辑1的时候(例如在出现图18所示的上升沿56的时候)，数字计数单元10-1至104中的每一个第三采样电路24开始对对应的逻辑运算单元22从输出端15输出的第一运算结果进行采样，并在完成采样后从输出端16输出一第三采样结果(比如是一逻辑信号)到逻辑运算单元12。
[0056]接着，如步骤八8所示，在所有第三采样电路24从输出端16输出第三采样结果之后，逻辑运算单元12会对所有的第三采样结果进行第二逻辑运算，然后从输出端⑶IX输出一第二运算结果(比如是一逻辑信号)。在本实施例中，当第一逻辑运算为与(八冊)逻辑运算时，第二逻辑运算则为或(0?逻辑运算。当第一逻辑运算为或(0?逻辑运算时，第二逻辑运算则为与(八冊)逻辑运算。最后，如步骤八9所示，当？丽信号的电平再次从逻辑1变为逻辑0的时候(例如在出现图18所示的下降沿5^的时候)，采样电路14开始对逻辑运算单元12从输出端0口IX输出的第二运算结果进行采样，然后根据采样结果从输出端0爪3输出代表二进位数值之一逻辑信号。
[0057]因此，通过上述八1-八9的步骤，接收器2可以获取？丽信号在某一脉波周期所代表的二进制数值(如0或1〉。以图18为例，通过上述八1-八9的步骤，接收器2可以获取？丽信号在脉波周期？1所代表的二进制数值(其为二进制的⑴。另外，为了获取？II信号中其它脉波周期所代表的二进制数值，在步骤八5之后，除了继续进行步骤八6-八9的外，同时也对？丽信号的另一个脉波周期(例如图18所示的脉波周期？2)进行八2-八5的步骤，并在？II信号的另一个脉波周期依序进行八6-八9的步骤之后，获得所代表的二进制数值。故，依此方式依序处理？丽信号中的每个脉波周期，可使第一实施例的接收器2获取？丽信号中所有脉波周期所代表的二进制数值。
[0058]另外，如果接收器2不含有采样电路14，在步骤八9中，接收器2则依据逻辑运算单元12从输出端011输出的第二运算结果来获得？丽信号在某一脉波周期所代表的二进制数值(如0或1)。
[0059]因此，由上述可知，在第一实施例的接收器2中，多个第一延迟元件163在一第一时间区段内以串联耦接的方式形成用于传输？丽信号的电平为0的第一信号传递路径，而通过这些第一延迟元件163则可让？丽信号的电平为0的部分以传输延迟的方式在第一信号传递路径中传输。此第一时间区段为？丽信号出现第一电平改变(如图18所示的下降沿53)至？丽信号出现第二电平改变(如图18所示的上升沿5(1)的时间间隔。另外，多个第二延迟元件166在一第二时间区段内以串联耦接的方式形成用于传输？丽信号的电平为1的第二信号传递路径，而通过这些第二延迟元件166则可让？丽信号的电平为1的部分以传输延迟的方式在第二信号传递路径中传输。此第二时间区段为？丽信号出现上述第二电平改变(如图18所示的上升沿5(1)至？丽信号出现第三电平改变(如图18所示的下降沿5幻的时间间隔。第一电平改变至第三电平改变的时间间隔为？丽信号的一脉波周期(如图18所示的？丽信号的脉波周期？1〉。在第一信号传递路径中传输的？丽信号可以改变多个第一延迟元件163的输出信号的电平状态(此输出信号为输出端II送出的信号在第二信号传递路径中传输的？丽信号可以改变多个第二延迟兀件1613的输出信号的电平状态(此输出信号为输出端12送出的信号)。上述的传输延迟方式是依据多个大致相同的延迟时间(如延迟时间1(1)来延迟？丽信号的传输。除此之外，采样电路14在第三电平改变出现后(如在图18所示的下降沿5^时)对逻辑运算单元12从输出端011输出的信号进行采样，并从输出端0口 13输出采样信号。接收器2通过此采样信号即可获得？丽信号在上述脉波周期(如脉波周期？1〉所代表的数值(如二进制数值的0或1)。
[0060]以下将以图4八与图48所示的时序图解释说明获取？丽信号中连续两个脉波周期所代表的二进制数值的方法。图4八与图48绘出一个？丽信号邰、五个输出信号7-1至7-5以及五个输出信号9-1至9-5。输出信号7-1至7-5依序分别为数字计数单元10-1至10-5从第一延迟兀件163的输出端II输出的信号，输出信号9-1至9-5则依序分别为数字计数单元10-1至10-5从第二延迟元件166的输出端12输出的信号。在此范例中，每个第一延迟元件163以及每个第二延迟元件166都可以将输入端接收到的信号在延迟一段时间丁(1后从输出端输出并传送到下一个延迟兀件的输出端。
[0061]另外，？丽信号邰的第一个脉波周期位在时间区段〖11至〖20，而第二个脉波周期则是位在时间区段120至132。？丽信号邰在01、120与132出现下降沿(也就是电平出现逻辑1变为逻辑0的情况)以及在〖14与〖27出现上升沿(也就是电平出现逻辑0变为逻辑1的情况)。在本范例中，数字计数单元10-1至10-5为上述数字计数单元10-1至10-^的第一至第五计数单元。
[0062]请参阅图4八所示，如同步骤八1的叙述，在接收？丽信号邰之前(也就是在七11之前)，所有的输出信号7-1至7-5被重置为逻辑1，且所有的输出信号9-1至9-5被重置为逻辑0。在信号切换器6接收到？丽信号邰之后，如同步骤八2的叙述，信号切换器6从七11开始将？丽信号5口的电平为0的部分(也就是逻辑0信号)从输出端0？1输出并传送到接收器2的第一信号传递路径。故此逻辑0信号经由第一信号传递路径在〖11的时候传送到计数单元10-1的第一延迟元件16&中，并在经过一段时间1(1之后从计数单元10-1的第一延迟元件163输出并传送到下一个计数单元10-2的第一延迟元件163中。因此，输出信号7-1的电平在112从逻辑1变为逻辑0。同理，输出信号7-2的电平在113从逻辑1变为逻辑0，输出信号7-3的电平在〖14从逻辑1变为逻辑0。然而，因为数字计数单元10-4在时间区段04至〖15没有接收到电平从逻辑1变为逻辑0的输出信号7-3，所以输出信号7-4在114至七15的间的电平将维持在逻辑1。故，输出信号7-5在114至七15的间的电平也将维持在逻辑1。
[0063]接着，如同步骤八3的叙述，利用数字计数单元10-1至10-5的第一采样电路18在七14对输出信号7-1至7-5进行采样。因输出信号7-1在04的电平为逻辑0，所以数字计数单元10-1的第一采样电路18从其输出端13输出电平为0的采样结果(也就是传送出逻辑0信号)。同理，数字计数单元10-2的第一采样电路18从其输出端13输出电平为0的采样结果(也就是传送出逻辑0信号)；数字计数单元10-3的第一采样电路18从其输出端13输出电平为1的采样结果(也就是传送出逻辑1信号)；数字计数单元10-4的第一采样电路18从其输出端13输出电平为1的采样结果(也就是传送出逻辑1信号)；数字计数单元10-5的第一采样电路18从其输出端13输出电平为1的采样结果(也就是传送出逻辑1信号)。在数字计数单元10-1至10-5的第一采样电路18完成采样之后，将数字计数单元10-1至10-5中所有第一延迟元件163从其输出端II输出的信号重置为逻辑1。因此，输出信号7-4与7-5的电平在〖15之后仍然维持在逻辑1，但输出信号7-1至7-3的电平在〖15之后就会从逻辑0变为逻辑1。
[0064]另外，请参阅图48所示，接收器2在04除了对输出信号7-1至7-5进行采样的夕卜，亦如同步骤八4的叙述，也会使信号切换器6从114开始将？丽信号5口的电平为1的部分(也就是逻辑1信号)从输出端0？2输出并传送到接收器2的第二信号传递路径。故此逻辑1信号经由第二信号传递路径在〖14的时候传送到计数单元10-1的第二延迟元件166中，并在经过一段时间1(1之后从计数单元10-1的第二延迟元件166输出并传送到下一个计数单元10-2的第二延迟元件166中。因此，输出信号9-1的电平在〖16从逻辑0变为逻辑1。同理，输出信号9-2的电平在〖17从逻辑0变为逻辑1，输出信号9-3的电平在七18从逻辑0变为逻辑1，输出信号9-4的电平在〖19从逻辑0变为逻辑1，输出信号9-5的电平在七21从逻辑0变为逻辑1。在本范例中414至05的时间间隔可以等于或是小于04至06的时间间隔，又04至06的时间间隔等于上述延迟时间1山因此输出信号7-4的电平在114至七15的间仍为逻辑1。
[0065]接着，如同步骤八5的叙述，利用数字计数单元10-1至10-5的第二采样电路20在七20对输出信号9-1至9-5进行采样。因输出信号9-1在120的电平为逻辑1，所以数字计数单元10-1的第二采样电路20从其输出端14输出电平为1的采样结果(也就是传送出逻辑1信号)。同理，数字计数单元10-2的第二采样电路20从其输出端14输出电平为1的采样结果(也就是传送出逻辑1信号)；数字计数单元10-3的第二采样电路20从其输出端14输出电平为1的采样结果(也就是传送出逻辑1信号)；数字计数单元10-4的第二采样电路20从其输出端14输出电平为1的采样结果(也就是传送出逻辑1信号)；数字计数单元10-5的第二采样电路20从其输出端14输出电平为0的采样结果(也就是传送出逻辑0信号)。在数字计数单元10-1至10-5的第二采样电路20完成采样之后，将数字计数单元10-1至10-5中所有第二延迟元件166从其输出端12输出的信号重置为逻辑
0。因此，输出信号9-1至9-5的电平在122之后就会从逻辑1变为逻辑0。
[0066]接下来如同步骤八6的叙述，在数字计数单元10-1至10-5的所有第二采样电路20输出采样结果之后，利用数字计数单元10-1的逻辑运算单元22对数字计数单元10-1的第一采样电路18输出的逻辑0信号以及数字计数单元10-1的第二采样电路20输出的逻辑1信号进行第一逻辑运算；利用数字计数单元10-2的逻辑运算单元22对数字计数单元10-2的第一采样电路18输出的逻辑0信号以及数字计数单元10-2的第二采样电路20输出的逻辑1信号进行第一逻辑运算；利用数字计数单元10-3的逻辑运算单元22对数字计数单元10-3的第一采样电路18输出的逻辑1信号以及数字计数单元10-3的第二采样电路20输出的逻辑1信号进行第一逻辑运算；利用数字计数单元10-4的逻辑运算单元22对数字计数单元10-4的第一采样电路18输出的逻辑1信号以及数字计数单元10-4的第二采样电路20输出的逻辑1信号进行第一逻辑运算；利用数字计数单元10-5的逻辑运算单元22对数字计数单元10-5的第一采样电路18输出的逻辑1信号以及数字计数单元10-5的第二采样电路20输出的逻辑0信号进行第一逻辑运算。
[0067]在本范例中，当第一逻辑运算为与(八冊)逻辑运算时，数字计数单元10-1的逻辑运算单元22从其输出端15输出电平为0的运算结果(也就是传送出逻辑0信号)；数字计数单元10-2的逻辑运算单元22从其输出端15输出电平为0的运算结果(也就是传送出逻辑0信号)；数字计数单元10-3的逻辑运算单元22从其输出端15输出电平为1的运算结果(也就是传送出逻辑1信号)；数字计数单元10-4的逻辑运算单元22从其输出端丁5输出电平为1的运算结果(也就是传送出逻辑1信号)；数字计数单元10-5的逻辑运算单元22从其输出端15输出电平为0的运算结果(也就是传送出逻辑0信号)。当第一逻辑运算为或(0?逻辑运算时，数字计数单元10-1至10-5的每一个逻辑运算单元22都会从输出端15输出电平为1的运算结果(也就是传送出逻辑1信号)。
[0068]接着，如同步骤八7的叙述，在丨27的时候，利用数字计数单元10-1的第三采样电路24对数字计数单元10-1的逻辑运算单元22输出的运算结果进行采样；利用数字计数单元10-2的第三采样电路24对数字计数单元10-2的逻辑运算单元22输出的运算结果进行采样；利用数字计数单元10-3的第三采样电路24对数字计数单元10-3的逻辑运算单元22输出的运算结果进行采样；利用数字计数单元10-4的第三采样电路24对数字计数单元10-4的逻辑运算单元22输出的运算结果进行采样；利用数字计数单元10-5的第三采样电路24对数字计数单元10-5的逻辑运算单元22输出的运算结果进行采样。
[0069]在本范例中，当第一逻辑运算为与(八冊)逻辑运算时，数字计数单元10-1的第三采样电路24从其输出端16输出电平为0的采样结果(也就是传送出逻辑0信号)；数字计数单元10-2的第三采样电路24从其输出端16输出电平为0的采样结果(也就是传送出逻辑0信号)；数字计数单元10-3的第三采样电路24从其输出端16输出电平为1的采样结果(也就是传送出逻辑1信号)；数字计数单元10-4的第三采样电路24从其输出端丁6输出电平为1的采样结果(也就是传送出逻辑1信号)；数字计数单元10-5的第三采样电路24从其输出端16输出电平为0的采样结果(也就是传送出逻辑0信号)。当第一逻辑运算为或(0?逻辑运算时，数字计数单元10-1至10-5的每一个第三采样电路24都会从输出端16输出电平为1的采样结果(也就是传送出逻辑1信号)。
[0070]再来，如同步骤八8的叙述，在数字计数单元10-1至10-5的所有第三采样电路24输出采样结果之后，利用逻辑运算单元12将所有第三采样电路24输出的采样结果进行第二逻辑运算。对于第一实施例的接收器2而言，当第一逻辑运算为与(八冊)逻辑运算时，第二逻辑运算则为或(0?逻辑运算，因此逻辑运算单元12的输出端011输出电平为1的运算结果(也就是传送出逻辑1信号)。当第一逻辑运算为或(0?逻辑运算时，第二逻辑运算则为与(八冊)逻辑运算，因此逻辑运算单元12的输出端⑶IX输出电平为1的运算结果(也就是传送出逻辑1信号)。由上述可知，第二逻辑运算不论是与(八冊)逻辑运算还是或(0?逻辑运算，本范例的逻辑运算单元12都是输出电平为1的运算结果。
[0071]最后，如同步骤八9的叙述，在〖32的时候，利用采样电路14对逻辑运算单元12输出的运算结果进行采样，然后从采样电路14的输出端0口 13输出电平为1的采样结果(亦即输出逻辑1信号)，此采样结果即为？丽信号邰在〖11至120这一脉波周期所代表的二进制数值(其为二进制的1〉。
[0072]请再参阅图4八所示，接收器2在〖20除了对输出信号9-1至9-5进行采样的外，亦如同步骤八2的叙述，也会使信号切换器6从〖20开始将？丽信号5口的电平为0的部分(也就是逻辑0信号)从输出端0？1输出并传送到接收器2的第一信号传递路径。故此逻辑0信号经由第一信号传递路径在〖20的时候传送到计数单元10-1的第一延迟元件163中，并在经过一段时间1(1之后从计数单元10-1的第一延迟元件163输出并传送到下一个计数单元10-2的第一延迟元件163中。因此，输出信号7-1的电平在〖23从逻辑1变为逻辑0。同理，输出信号7-2的电平在七24从逻辑1变为逻辑0，输出信号7-3的电平在七25从逻辑1变为逻辑0，输出信号7-4的电平在126从逻辑1变为逻辑0，输出信号7-5的电平在〖28从逻辑1变为逻辑0。在本范例中，〖20至〖22的时间间隔可以等于或是小于七20至03的时间间隔，而〖20至〖23的时间间隔等于上述延迟时间丁己。
[0073]接着，如同步骤八3的叙述，利用数字计数单元10-1至10-5的第一采样电路18在七27对输出信号7-1至7-5进行采样。因输出信号7-1在127的电平为逻辑0，所以数字计数单元10-1的第一采样电路18从其输出端13输出电平为0的采样结果(也就是传送出逻辑0信号)。同理，数字计数单元10-2的第一采样电路18从其输出端13输出电平为0的采样结果(也就是传送出逻辑0信号)；数字计数单元10-3的第一采样电路18从其输出端13输出电平为0的采样结果(也就是传送出逻辑0信号)；数字计数单元10-4的第一采样电路18从其输出端13输出电平为0的采样结果(也就是传送出逻辑0信号)；数字计数单元10-5的第一采样电路18从其输出端13输出电平为1的采样结果(也就是传送出逻辑1信号)。在数字计数单元10-1至10-5的第一采样电路18完成采样之后，将数字计数单元10-1至10-5中所有第一延迟元件163从其输出端II输出的信号重置为逻辑
1。因此，输出信号7-1至7-5的电平在129之后就会从逻辑0变为逻辑1。
[0074]请再参阅图48所示，接收器2在〖27除了对输出信号7-1至7-5进行采样的外，亦如同步骤八4的叙述，也会使接收器2的信号切换器6从127开始将？丽信号5口的电平为1的部分(也就是逻辑1信号)从输出端0？2输出并传送到接收器2的第二信号传递路径。故此逻辑1信号经由第二信号传递路径在〖27的时候传送到计数单元10-1的第二延迟元件166中，并在经过一段时间1(1之后从计数单元10-1的第二延迟元件166输出并传送到下一个计数单元10-2的第二延迟元件166中。因此，输出信号9-1的电平在〖30从逻辑0变为逻辑1，输出信号9-2的电平在131从逻辑0变为逻辑1，输出信号9-3的电平在七32从逻辑0变为逻辑1。然而，因为数字计数单元10-4在〖32没有接收到电平从逻辑0变为逻辑1的输出信号9-3，所以输出信号9-4在132的电平将维持在逻辑0。故，输出信号9-5在132的电平也将维持在逻辑0。在本范例中427至129的时间间隔可以等于或是小于127至七30的时间间隔，而127至130的时间间隔等于上述延迟时间丁山因此输出信号9-4的电平在〖27至〖29之间仍为逻辑0。
[0075]接着，如同步骤八5的叙述，利用数字计数单元10-1至10-5的第二采样电路20在七32对输出信号9-1至9-5进行采样。因输出信号9-1在132的电平为逻辑1，所以数字计数单元10-1的第二采样电路20从其输出端14输出电平为1的采样结果(也就是传送出逻辑1信号)。同理，数字计数单元10-2的第二采样电路20从其输出端14输出电平为1的采样结果(以就是传送出逻辑1信号)；数字计数单元10-3的第二采样电路20从其输出端14输出电平为0的采样结果(也就是传送出逻辑0信号)；数字计数单元10-4的第二采样电路20从其输出端14输出电平为0的采样结果(也就是传送出逻辑0信号)；数字计数单元10-5的第二采样电路20从其输出端14输出电平为0的采样结果(也就是传送出逻辑0信号)。在数字计数单元10-1至10-5的第二采样电路20完成采样之后，将数字计数单元10-1至10-5中所有第二延迟元件166从其输出端12输出的信号重置为逻辑0。因此，输出信号9-1至9-3的电平在132之后就会从逻辑1变为逻辑0，而输出信号9-4与9-5的电平在132之后亦仍维持在逻辑0。
[0076]接下来如上述解调变或解码〖11至〖20的脉波周期般进行步骤泌-的(在此就不加以论述)，因此接收器2将从采样电路14的输出端0爪3获取？丽信号5口在〖20至七32这一脉波周期所代表的二进制数值(其系为二进制的0)。
[0077]接收器的第二实施例:
[0078]本发明所述的接收器2的第二实施例，如图5所示。请参阅图5所示，接收器2至少包括一个第一信号切换器30、一个除二电路32、一个第二信号切换器34、一个第一解调变单元36、一个第二解调变单元38以及一个反相器40。第一信号切换器30的输入端即与除二电路32的输出端￡1均可通过传输通道4接收发送器3所传送的？丽信号。在本实施例中，第一信号切换器30可以是(但不限定)一个解多工器(如皿!找!")或是由两个或两个以上的开关所组成。除二电路32具有频率除二的功能，可输出频率为输入信号一半的信号，其中输入信号为除二电路32从其输入端￡1所接收到的？丽信号。除二电路32输出的信号可以从其输出端￡2传送到第一信号切换器30、第二信号切换器34、第二调变单元38以及正反器40。在本实施例中，除二电路32的输出端￡2耦接第一信号切换器30、第二信号切换器34、第二调变单元38以及反相器40。
[0079]如图6八所示，除二电路32可以是(但不限定)一个下降沿触发型的I型正反器41。在本范例中，I型正反器41的时脉输入端(?为除二电路32的输入端￡1并且可以接收如图18所示的？丽信号(其是再次绘于图68)，而I型正反器41的输出端0则为除二电路32的输出端￡2并且可以输出如图68所不的输出信号0^1。另外，X型正反器41的输入端丁连接到一电源，因此令输入端I始终保持在逻辑1的准位。请同时参阅图6八与图68所示，当丁型正反器41检测到？丽信号的下降沿5^513与5(3时，输出信号0？的电平会与原来的相反。因此，从图68所不的时序图可知，输出信号如的频率为？II信号的一半。在其它应用上，除二电路32也可以是由一个0型正反器与一个反相器所组成。
[0080]请再参阅图5所示，第一信号切换器30的第一输出端131耦接第一解调变单元36，而第二输出端132则耦接第二解调变单元38。第一信号切换器30依据除二电路32从输出端￡2输出的信号，决定？II信号是要从输出端131传送到第一解调变单兀36还是从输出端132传送到第二解调变单元38。亦即，除二电路32从输出端￡2输出的信号可以控制第一信号切换器30将输入端即接受到的？丽信号选择传送到输出端131或是输出端132。
[0081]以图68所不的输出信号1?)为例，当第一信号切换器30在1:1检测到输出信号1?)的电平从逻辑0变为逻辑1时，第一信号切换器30会将输入端即所接收到的？丽信号(如图68所不)从第一输出端131输出并传送到第一解调变单兀36。直到第一信号切换器30在七3检测到输出信号0？的电平从逻辑1变为逻辑0时，第一信号切换器30开始将输入端^所接收到的？丽信号改为从第二输出端132输出并传送到第二解调变单元38。然后，一直到第一信号切换器30于丨5再次检测到输出信号0？的电平从逻辑0变为逻辑1时，第一信号切换器30才会将输入端即所接收到的信号再次改回从第一输出端131输出并传送到第一解调变单元36。
[0082]因此，当第一信号切换器30检测到除二电路32从输出端￡2输出的信号由逻辑0变为逻辑1时(也就是检测到输出端￡2输出的信号出现上升沿时)，第一信号切换器30会将输入端即所接收到的？丽信号从输出端131输出并传送到第一解调变单元36。当第一信号切换器30检测到除二电路32从输出端￡2输出的信号由逻辑1变为逻辑0时(也就是检测到输出端￡2输出的信号出现下降沿时)，第一信号切换器30会将输入端即所接收到的？丽信号从输出端132输出并传送到第二解调变单元38。
[0083]请再参阅图5所示，第二信号切换器34的输入端!I连接到一电源，因此令输入端只始终接收着电平固定不变的信号一电平为1的信号(亦称为逻辑1信号或高电平信号第二信号切换器34的第一输出端1X1 I禹接第一解调变单兀36的输入端XI，而第二输出端1X2则耦接第二解调变单元38的输出端似。第二信号切换器34依据除二电路32从输出端￡2输出的信号，决定输入端所接收到的逻辑1信号是要从输出端1X1传送到第一解调变单元36的输入端XI还是从输出端1X2传送到第二解调变单元38的输入端X〗。亦即，除二电路32从输出端￡2输出的信号也可以控制第二信号切换器34将输入端接受到的逻辑1信号选择传送到输出端1X1或是输出端1X2。
[0084]以图68所示的输出信号0？为例，当第二信号切换器34在0检测到输出信号0？的电平从逻辑0变为逻辑1时，第二信号切换器34就会将输入端所接收到的逻辑1信号从第一输出端XXI输出并传送到第一解调变单兀36的输入端XI。直到第二信号切换器34在七3检测到输出信号0？的电平从逻辑1变为逻辑0时，第二信号切换器34开始将输入端II所接收到的逻辑1信号改为从第二输出端1X2输出并传送到第二解调变单元38的输入端\2。然后，一直到第二信号切换器34于丨5再次检测到输出信号0？的电平从逻辑0变为逻辑1时，第二信号切换器34才会将输入端!I所接收到的逻辑1信号再次改回从第一输出端XXI输出并传送到第一解调变单元36的输入端XI。
[0085]因此，当第二信号切换器34检测到除二电路32从输出端￡2输出的信号由逻辑0变为逻辑1时(也就是检测到输出端￡2输出的信号出现上升沿时)，第二信号切换器34会将输入端0所接收到的逻辑1信号从输出端1X1输出并传送到第一解调变单元36的输入端XI。当第二信号切换器34检测到除二电路32从输出端￡2输出的信号由逻辑1变为逻辑0时(也就是检测到输出端￡2输出的信号出现下降沿时)，第二信号切换器34会将输入端只所接收到的逻辑1信号从输出端1X2输出并传送到第二解调变单元38的输入端父2。
[0086]由上述关于第一信号切换器30与第二信号切换器34的论述可知，第一解调变单元36与第二解调变单元38以交替的方式轮流对？II信号的不同脉波周期进行解调变或解码，然后轮流从输出端打与12输出解调变或解码后的结果(其系可以是代表二进制的逻辑信号)，使接收器2获得？丽信号所代表的二进制数值。
[0087]请参阅图7八所示，第一与第二解调变单元36与38分别至少包括有多个延迟单元42-1至424以及一个采样电路44。延迟单元42-1至424以串联的方式耦接在一起。这些延迟单元42-1至424每一个都含有两个输入端II和12以及两个输出端01和02。延迟单元42-1至424的总数可以是(但不限定)大于或等于五个、大于或等于十个、大于或等于十五个、大于或等于二十个或是大于或等于六十个。
[0088]对第一解调变单元36而言，延迟单元42-1的输入端II耦接第二信号切换器34的第一输出端了XI并且做为上述的输入端XI，米样电路44的输出端了2则做为上述的输出端VI。而对第二解调变单元38而言，延迟单元42-1的输入端II耦接第二信号切换器34的第二输出端1X2并且做为上述的输入端乂2，采样电路44的输出端了2则做为上述的输出端12。
[0089]另外，不论是第一解调变单元36还是第二解调变单元38，采样电路44的输入端了1耦接延迟单元42-1的输出端02，而且采样电路44可以接收第一信号切换器30从输出端丁31或132传送来的？丽信号，使采样电路44可以在检测到？丽信号的下降沿时，对第一个延迟单元42-1从输出端02输出的信号(如逻辑0信号或逻辑1信号)进行采样，然后根据采样结果从输出端了2输出？丽信号在某一脉波周期所代表的数值(如二进制数值的0或1〉。此采样结果的电平与被采样的信号的电平相同。
[0090]继续如图7八所示，延迟单元42-2至424每一个的输入端II稱接前一个延迟单元的输出端01，且延迟单元42-2至42州每一个的输出端02耦接前一个延迟单元的输入端12。对延迟单元42-1至424的每一个而言，传送到输入端II的信号可以在经过一段时间(如上述的延迟时间1(1或是下述的延迟时间00后从输出端01输出，而传送到输入端12的信号也可以在经过一段时间(如上述的延迟时间1(1或是下述的延迟时间沉)后从输出端02输出。
[0091]图78为延迟单元的电路方块图。请同时参阅图78所示，延迟单元42-1至42-8中的每一个都至少包含有一个第一开关46、一个第二开关48、一个第三开关50、一个第一延迟元件52、一个第二延迟元件54以及一个控制器56。第一开关46的输入端311耦接第三开关的输入端313。第一开关46的输出端301 |禹接第一延迟兀件52的输入端011以及控制器56。第二开关48的输入端312耦接第二延迟元件的输出端002。第二开关48的输出端302耦接第三开关50的输出端303。
[0092]在第一解调变单元36中，每一个控制器56都可以通过输入端％接收第一信号切换器30从第一输出端131传送来的？丽信号；在第二解调变单兀38中，每一个控制器56都可以通过输入端％接收第一信号切换器30从第二输出端132传送来的？丽信号。另外，第一解调变单元36与第二解调变单元38会在解调变或解码？丽信号之前，让每一个第一延迟元件52从输出端001输出电平为0的信号(也就是输出逻辑0信号)，使输出端001输出的信号与输入端II接收到的信号两者的电平状态不同，以及让每一个第二延迟元件54从输出端002输出电平为0的信号(也就是输出逻辑0信号)，使输出端002输出的信号与输入端II接收到的信号两者的电平状态不同。
[0093]对延迟单元42-1至42州中的每一个而言，在第一信号切换器30传送？丽信号之前，控制器56会先使第一开关46的输入端311与输出端301处于导通状态,但是让第二开关48的输入端312与输出端302以及第三开关50的输入端313与输出端303处于断路状态。在此种状况下，一条第一信号传递路径就会形成在延迟单元42-1至424中，而此第一信号传递路径由所有的第一开关46(此时均处于导通状态)与所有的第一延迟元件52以串联的方式耦接在一起而形成。又，因为此时所有的第一开关46均处于导通状态，所以第一信号传递路径也可以视为是由所有的第一延迟元件52以串联耦接的方式而形成。
[0094]然而，当控制器56检测到？丽信号的上升沿时(也就是在控制器56检测到送入输入端％的信号从逻辑0变为逻辑1的时候)，控制器56即依据第一开关46从输出端301输出的信号的电平状态决定第一开关46、第二开关48以及第三开关50三者的输入端与输出端是否导通，其详述如下。
[0095]在控制器56检测到？丽信号的上升沿时(也就是在控制器56检测到送入输入端80的信号从逻辑0变为逻辑1的时候)，若控制器56从第一开关46的输出端301测得电平为1的信号(也就是测得逻辑1信号，或是说测得的电平状态与输入端II接收到的信号的电平状态相同)，则控制器56会使第一开关46的输入端311与输出端301以及第二开关48的输入端312与输出端302处于导通状态，但是让第三开关50的输入端313与输出端803处于断路状态。若控制器56从第一开关46的输出端301测得电平为0的信号(也就是测得逻辑0信号，或是说测得的电平状态与输入端接收到的信号的电平状态不同)，则控制器56会使第三开关50的输入端313与输出端303处于导通状态，但是让第一开关46的输入端311与输出端301以及第二开关48的输入端312与输出端302处于断路状态。
[0096]故，在延迟单元42-2至42州的每一个中，第一开关46可根据上述的方式让第一延迟元件52的输入端011稱接至前一个延迟单元的第一延迟元件52的输出端001或是让第一延迟元件52的输入端011与前一个延迟单元的第一延迟元件52的输出端001断开。第二开关48可根据上述的方式让第二延迟元件54的输出端002耦接至前一个延迟单元的第二延迟元件54的输入端012或是让第二延迟元件54的输出端002与前一个延迟单元的第二延迟元件54的输入端012断开。第三开关50可根据上述的方式让前一个延迟单元的第一延迟元件52的输出端011耦接至前一个延迟单元的第二延迟元件54的输入端012或是让前一个延迟单元的第一延迟元件52的输出端011与前一个延迟单元的第二延迟元件54的输入端012断开。以延迟单元42-2与延迟单元42-3为例，对延迟单元42-3而言，延迟单元42-2即为延迟单元42-3的前一个延迟单元。其它延迟单元的前一个延迟单元则以此类推，在此就不加以论述。
[0097]因此，在控制器56检测到？丽信号的上升沿之后(也就是在控制器56检测到送入输入端％的信号从逻辑0变为逻辑1之后)，一条第二信号传递路径就会形成在延迟单元42-1至424中。此第二信号传递路径由所有导通的第一开关46、所有导通的第二开关48、一个导通的第三开关50、所有因导通的第一开关46而耦接在一起的第一延迟元件52以及所有因导通的第二开关48而耦接在一起的第二延迟元件54以串联的方式耦接在一起而形成。或者，第二信号传递路径也可以视为是由所有因导通的第二开关48而耦接在一起的第二延迟元件54以串联耦接的方式而形成。
[0098]以第一解调变单元36解调变或解码图18所示的？丽信号的脉波周期？1为例。在七1至丨2的时间区段内，对第一解调变单元36的所有延迟单元42-1至424而言，第一开关46的输入端311与输出端301处于导通状态，而第二开关48的输入端312与输出端302以及第三开关50的输入端313与输出端303则是处于断路状态，因而让来自第二信号切换器1X1的逻辑1信号可以在0至12的时间区段内于第一信号传递路径上传输，以逐个取代第一延迟元件52从输出端001输出的逻辑0信号。因此，在0至12的时间区段内，延迟单元42-1至424的所有第一延迟元件52以串联耦接的方式形成用于传输逻辑1信号的第一信号传递路径，使逻辑1信号可以逐个改变第一延迟元件52的输出信号(从输出端001输出)的电平状态，也就是逐个将第一延迟元件52从输出端001输出的逻辑0信号变为电平状态与输入端II接收到的信号相同的逻辑1信号。在此第一信号传递路径中，逻辑1信号以传输延迟的方式进行传递并改变被通过的第一延迟元件52的输出信号的电平状态(此输出信号为输出端001送出的信号)，而此传输延迟的方式依据第一延迟兀件52的延迟时间来延迟逻辑1信号的传输。
[0099]当所有的控制器56在丨2检测到？丽信号的上升沿的时候(也就是在检测到送入输入端％的信号从逻辑0变为逻辑1的时候)，每一个控制器56将通过上述控制第一开关46、第二开关48及第三开关50是否导通的方式，通过第一开关46输出的逻辑信号来决定第一开关46、第二开关48以及第三开关50三者的输入端与输出端是否导通。
[0100]在本范例中，来自第二信号切换器！'XI的逻辑1信号在〖2取代到了某个延迟单元42-2从输出端00输出的逻辑0信号，但尚未取代下个延迟单元42-？从输出端00输出的逻辑0信号。换句话说，逻辑1信号在丨2改变延迟单元42-2的输出端00的电平状态(亦即延迟单元42-2的输出端00在七2输出逻辑1信号)，但是尚未改变延迟单元42-？的输出端00的电平状态(亦即延迟单元42-？的输出端00在七2仍输出逻辑0信号)。因此，在七2至丨3的时间区段内，对第一解调变单元36而言，延迟单元42-1到延迟单元42-2的每一个都会让第一开关46的输入端311与输出端301以及第二开关48的输入端312与输出端302处于导通状态，而让第三开关50的输入端313与输出端303处于断路状态，同时延迟单元42-？至延迟单元424的每一个都会让第三开关50的输入端313与输出端303处于导通状态以及让第一开关46的输入端311与输出端301以及第二开关48的输入端312与输出端302处于断路状态，因而形成上述的第二信号传递路径。在此范例中，第二信号传递路径系由延迟单元42-1至42-2中的第一开关46、第二开关48、第一延迟元件52与第二延迟元件54以及延迟单元42-？中的第三开关50所形成。故，来自第二信号切换器1X1的逻辑1信号可以在七2至13的时间区段内于第二信号传递路径上传输，以逐个取代因导通的第二开关48而耦接在一起的第二延迟元件54从输出端002输出的逻辑0信号。因此，在乜至七3的时间区段内，延迟单元42-1至42-2的所有第一与第二延迟元件52与54以串联耦接的方式形成用于传输逻辑1信号的第二信号传递路径，使逻辑1信号可以逐个改变第二延迟元件54的输出信号(从输出端002输出)的电平状态，也就是逐个将第二延迟元件54从输出端002输出的逻辑0信号变为电平状态与输入端接收到的信号相同的逻辑1信号。在此第二信号传递路径中，逻辑1信号以传输延迟的方式进行传递并改变被通过的第二延迟元件54的输出信号的电平状态(此输出信号为输出端002送出的信号)，而此传输延迟的方式依据第二延迟元件54的延迟时间来延迟逻辑1信号的传输。
[0101]故，在乜至七3的时间区段内，延迟单元42-？的第一开关46断开延迟单元42-2的第一延迟元件52的输出端001与延迟单元42-？的第一延迟元件52的输入端011的间的连结，延迟单元42-？的第二开关48断开延迟单元42-2的第二延迟元件54的输入端012与延迟单元42-？的第二延迟元件54的输出端002的间的连结。延迟单元42-？的第三开关50让延迟单元42-2的第一延迟元件52的输出端001与延迟单元42-2的第二延迟元件54的输入端012 |禹接在一起，进而使逻辑1信号可以从第一延迟兀件52的输出端001传输到延迟单元42-2的第二延迟元件54的输入端012。
[0102]最后，当第一解调变单元36的采样电路44在丨3检测到？丽信号的下降沿56时，采样电路44就会对第一个延迟单元42-1从输出端02输出的信号(可能是逻辑0信号或逻辑1信号)进行采样，然后根据采样结果从输出端了2输出一逻辑信号，使接收器2依据此逻辑信号获得？丽信号在脉波周期？1所代表的数值(如二进制数值的0或1〉。例如，输出端了2输出逻辑1信号(其电平状态与输出端02的输出信号相同)，则代表信号在某一脉波周期的二进制值为1 ；输出端了2输出逻辑0信号(其电平状态与输出端02的输出信号相同)，则代表信号在某一脉波周期的二进制值为0。
[0103]第二解调变单元38亦可用上述相同的方式来解调变或解码第18图所示的？丽信号的脉波周期？2，在此就不加以论述。另外，在第二解调变单元38解调变或解码？丽信号的时候，接收器2可以利用除二电路32从输出端￡2输出的电平为0的信号(也就逻辑0信号)，使第一解调变单元36中所有第一延迟元件52从输出端001输出的信号以及所有第二延迟元件54从输出端002输出的信号全部都被重置为逻辑为0 (也就是使输出端001与002输出逻辑0信号)。
[0104]请再参阅图5所示，反相器40的输入端耦接除二电路32的输出端22，而反相器40的输出端则耦接第二解调变单元38。反相器40的功用在于，当第二解调变单元38完成解调变或解码？丽信号的某一脉波周期之后，将除二电路32从输出端￡2输出的信号改变成电平为0的信号(也就是逻辑0信号)并且传送到第二解调变单元38，使第二解调变单元38中所有第一延迟元件52从输出端001输出的信号以及所有第二延迟元件54从输出端002输出的信号全部被重置为逻辑为0 (也就是使输出端001与002输出逻辑0信号)。另外，反相器40亦可以设置在第二解调变单元38内。
[0105]于说明完第二实施例的接收器2的架构之后，接下来将说明第二实施例的接收器2解调变或解码？丽信号的方法。请同时参阅图8所示，首先，如步骤81所示，在接收器2接收发送器3所传送的？丽信号之前，将第一与第二解调变单元36与38中所有第一延迟元件52从输出端001输出的信号重置为逻辑0(也就是使所有第一延迟元件52从输出端001输出逻辑0信号)，以及将第一与第二解调变单元36与38中所有第二延迟元件54从输出端002输出的信号重置为逻辑0 (也就是使所有第二延迟元件54从输出端002输出逻辑0信号
[0106]在接收器2的第一信号切换器30以及除二电路32接收到？丽信号(如图68所示的？丽信号)之后，如步骤82所示，第一与第二信号切换器30与34将在检测到除二电路32从输出端￡2输出的信号出现电平改变的时候(例如图68所示的输出信号0？在七1从逻辑0变为逻辑1的时候，此时？丽信号也出现电平改变)，使？丽信号从输出端131输出并传送到第一解调变单元36以及使逻辑1信号从输出端1X1输出并传送到第一解调变单元36的输入端XI，让逻辑1信号得以在第一解调变单元36中的第一信号传递路径上传递并逐个取代第一延迟元件52输出的逻辑0信号(也就是让逻辑1信号以传输延迟的方式在第一信号传递路径上传递并逐个改变第一延迟元件52的输出信号(从输出端001输出)的电平状态，而此传输延迟的方式系依据第一延迟元件52的延迟时间来延迟逻辑1信号的传输)。在逻辑1信号尚未传送到第一解调变单兀36之前，第一与第二解调变单兀36与38中每一个第一开关46的输入端311与输出端301处于导通状态,而第一与第二解调变单兀36与38中每一个第二开关48的输入端312与输出端302以及每一个第三开关50的输入端313与输出端303则是处于断路状态，是故第一信号传递路径形成在第一与第二解调变单元36与38中。
[0107]接着，如步骤83所示，当第一解调变单元36检测到？丽信号的电平从逻辑0变为逻辑1时(例如在检测到图68所示的上升沿5(1时)，第一解调变单元36中的每一控制器56开始依据对应的第一开关46从输出端301输出的信号的电平来决定第一解调变单元36中的第一开关46、第二开关48以及第三开关50三者的输入端与输出端是否导通(此部分内容请参阅图78的叙述)，进而使逻辑1信号改为在第一解调变单元36中的第二信号传递路径上传递并逐个取代第二延迟元件54输出的逻辑0信号(也就是让逻辑1信号以传输延迟的方式在第二信号传递路径上传递并逐个改变第二延迟元件54的输出信号(从输出端002输出)的电平状态，而此传输延迟的方式系依据第二延迟元件54的延迟时间来延迟逻辑1信号的传输)。
[0108]在步骤83之后，如步骤84所示，当第一解调变单元36的采样电路44检测到？丽信号的电平从逻辑1变为逻辑0时(例如在检测到图68所示的下降沿56时)，采样电路44开始对第一解调变单元36的第一个延迟单元42-1从输出端02输出的信号(如逻辑0信号或逻辑1信号)进行采样，然后根据采样结果从输出端了2输出？丽信号之一脉波周期(例如图68所示的？丽信号的脉波周期？1〉所代表的数值(如二进制数值的0或1)。
[0109]另外，在第一解调变单元36的采样电路44检测到？丽信号的电平从逻辑1变为逻辑0的时候，除二电路从输出端￡2输出的信号亦于此时出现电平的改变(如图68所示的
信号以及输出信号0？都在〖3出现逻辑1变为逻辑0的情形)，接收器2因而判定？丽信号进入下一脉波周期(如图故，第一信号切换器30将从此时开始(例如从图68所示的13开始)让？丽信号从输出端132输出并传送到第二解调变单元38，而且第二信号切换器34亦从此时开始(例如从图68所示的丨3开始)，让逻辑1信号从输出端1X2输出并传送到第二解调变单元38的输入端似，使逻辑1信号得以在第二解调变单元38的第一信号传递路径上传递并逐个取代第一延迟元件52输出的逻辑0信号(也就是让逻辑1信号以传输延迟的方式在第一信号传递路径上传递并逐个改变第一延迟兀件52的输出信号(从输出端001输出)的电平状态,而此传输延迟的方式系依据第一延迟元件52的延迟时间来延迟逻辑1信号的传输)。
[0110]在第一解调变单元36的采样电路44完成采样后，第一解调变单元36可以利用除二电路32从输出端￡2输出的信号，使第一解调变单兀36中所有第一延迟兀件52从输出端001输出逻辑0信号以及使第一解调变单元36中所有第二延迟元件54从输出端002输出逻辑0信号。若此时除二电路32从输出端￡2输出的信号为逻辑0信号(如图68所示的七3至沾的输出信号00，则第一解调变单元36可以直接接收并利用此逻辑0信号来使第一与第二延迟元件52与54都输出逻辑0信号。若此时除二电路32从输出端￡2输出的信号为逻辑1信号，则必须先利用一反相器(如上述的反相器40)将逻辑1信号变成逻辑0信号，然后接收并利用此逻辑0信号来使第一与第二延迟元件52与54都输出逻辑0信号。
[0111]又，在米样电路44完成米样后，第一解调变单兀36会使每一个第一开关46的输入端311与输出端301处于导通状态，并且让每一个第二开关48的输入端312与输出端802以及每一个第三开关50的输入端313与输出端303处于断路状态，因而使第一解调变单元36的信号传递方式从第二信号传递路径转变回第一信号传递路径。
[0112]因此，由上述可知，在第一解调变单元36中，多个第一延迟元件52在第一时间区段内以串联耦接的方式形成第一信号传递路径，而通过这些第一延迟元件52则可让逻辑1信号以传输延迟的方式在第一信号传递路径中传输。此第一时间区段为？丽信号出现第一电平改变(如图68所示的下降沿5幻至？丽信号出现第二电平改变(如图68所示的上升沿5(1)的时间间隔。另外，多个第二延迟元件54在第二时间区段内以串联耦接的方式形成第二信号传递路径，而通过这些第二延迟元件54则可让逻辑1信号以传输延迟的方式在第二信号传递路径中传输。此第二时间区段为1^1信号出现第二电平改变(如图68所示的上升沿5(1)至？丽信号出现第三电平改变(如图68所示的下降沿紐)的时间间隔。又，第一电平改变至第三电平改变的时间间隔为？丽信号的一脉波周期(如第68图所示的？丽信号的脉波周期。在第一信号传递路径中传输的逻辑1信号可以改变多个第一延迟元件52的输出信号的电平状态(此输出信号为输出端001送出的信号在第二信号传递路径中传输的逻辑1信号可以改变多个第二延迟兀件54的输出信号的电平状态(此输出信号为输出端002送出的信号上述的传输延迟方式系依据据多个大致相同的延迟时间(如延迟时间！'(1或沉)来延迟逻辑1信号在第一与第二信号传递路经上的传输。除此之外，采样电路44在第三电平改变出现时对第一个延迟单元42-1从输出端02输出的信号进行采样，并从输出端了2输出一米样信号。然而，输出端了2也有可能是在第三电平改变出现后才输出此采样信号。接收器2通过此采样信号即可获得？丽信号之一脉波周期(例如图68所示的？丽信号的脉波周期？1〉所代表的数值(如二进制数值的0或1)。
[0113]接下来，如步骤85所示，当第二解调变单元38检测到？丽信号的电平从逻辑0变为逻辑1时(例如在检测到第68图所示的上升沿56时)，第二解调变单元38中的每一控制器56开始依据对应的第一开关46从输出端301输出的信号的电平来决定第二解调变单元38中的第一开关46、第二开关48以及第三开关50三者的输入端与输出端是否导通(此部分内容请参阅第78图的叙述)，进而使逻辑1信号改为在第二解调变单元38中的第二信号传递路径上传递并逐个取代第二延迟元件54输出的逻辑0信号(也就是让逻辑1信号以传输延迟的方式在第二信号传递路径上传递并逐个改变第二延迟元件54的输出信号(从输出端002输出)的电平状态，而此传输延迟的方式系依据第二延迟元件54的延迟时间来延迟逻辑1信号的传输)。
[0114]在步骤85之后，如步骤86所示，当第二解调变单元38的采样电路44检测到？丽信号的电平从逻辑1变为逻辑0时(例如在检测到图68所示的下降沿5^时)，采样电路44开始对第二解调变单元38的第一个延迟单元42-1从输出端02输出的信号(如逻辑0信号或逻辑1信号)进行采样，然后根据采样结果从输出端了2输出？丽信号的下一脉波周期(如第68图所示的？丽信号的脉波周期？2〉所代表的数值(如二进制数值的0或1)。
[0115]另外，在第二解调变单元38的采样电路44检测到？丽信号的电平从逻辑1变为逻辑0的时候，除二电路从输出端￡2输出的信号亦于此时出现电平的改变(如图68所示，？丽信号在沾出现逻辑1变为逻辑0的情形，而输出信号0？在沾则出现逻辑0变为逻辑1的情况)，接收器2因而判定？丽信号进入下一脉波周期。因此，第一信号切换器30将从此时开始(例如从图68所示的沾开始)，让？丽信号从输出端131输出并传送到第一解调变单元36，且第二信号切换器34亦从此时开始(例如从图68所示的沾开始)，让逻辑1信号从输出端1X1输出并传送到第一解调变单元36的输入端XI，使逻辑1信号得以在第一解调变单元36的第一信号传递路径上传递并逐个取代第一延迟元件52输出的逻辑0信号。
[0116]在第二解调变单元38的采样电路44完成采样后，第二解调变单元38可以利用除二电路32从输出端￡2输出的信号，使第二解调变单元38中所有第一延迟元件52从输出端001输出逻辑0信号以及使第二解调变单元38中所有第二延迟元件54从输出端002输出逻辑0信号。若此时除二电路32从输出端￡2输出的信号为逻辑0信号，则第二解调变单元38可以直接接收并利用此逻辑0信号来使第一与第二延迟元件52与54都输出逻辑0信号。若此时除二电路32从输出端￡2输出的信号为逻辑1信号(如图68所示的沾之后的输出信号00，则必须先利用一反相器(如上述的反相器40)使逻辑1信号变成逻辑0信号，然后接收并利用此逻辑0信号来使第一与第二延迟元件52与54都输出逻辑0信号。
[0117]又，在采样电路44完成采样后，第二解调变单元38会使每一个第一开关46的输入端311与输出端301处于导通状态，并且让每一个第二开关48的输入端312与输出端802以及每一个第三开关50的输入端313与输出端303处于断路状态，因而使第二解调变单元38的信号传递方式从第二信号传递路径转变回第一信号传递路径。
[0118]在步骤86之后，接着执行步骤83，然后依序执行步骤84-86，并在不断重复83至86的步骤之后，获得？丽信号中所有脉波周期所代表的数值(如二进制数值)。
[0119]以下将以图9八与图98所示的时序图解释说明第二实施例的接收器2获取？II信号中连续两个脉波周期所代表的二进制数值的方法。图9八与图98不仅绘出？丽信号91与输出信号93，也分别绘出第一解调变单元36中四个输出端001输出的信号11-1至11-4、第一解调变单元36中四个输出端002输出的信号13-1至13-4、第二解调变单元38中五个输出端001输出的信号15-1至15-5以及第二解调变单元38中五个输出端002输出的信号 17-1 至 17-5。
[0120]在本范例中，？丽信号91从输入端￡1输入除二电路32，然后除二电路32从输出端￡2输出频率为？丽信号91 一半的输出信号93。？丽信号91的第一个脉波周期位在时间区段丨51至丨59，而第二个脉波周期则是位在时间区段丨59至丨68。？丽信号91在沾1、七59与比8出现下降沿(也就是出现电平从逻辑1变为逻辑0的情况)以及在沾5与七64出现上升沿(也就是出现电平从逻辑0变为逻辑1的情况)。
[0121]输出信号11-1至11-4依序分别为第一解调变单元36中第一至第四延迟单元42-1至42-4从第一延迟兀件52输出的信号。输出信号13-1至13-4依序分别为第一解调变单元36中第一至第四延迟单元42-1至42-4从第二延迟元件54输出的信号。输出信号15-1至15-5依序分别为第二解调变单元38中第一至第五延迟单元42-1至42-5从第一延迟元件52输出的信号。输出信号17-1至17-5依序分别为第二解调变单元38中第一至第五延迟单元42-1至42-5从第二延迟元件54输出的信号。在本范例中，每一个第一延迟元件52以及每一个第二延迟元件54可以将输入端接收到的信号在经过一段延迟时间0七之后从输出端输出。
[0122]请先同时参阅图9八与图98所示，如同步骤81的叙述，在接收器2接收？丽信号91之前(也就是在七51之前)，所有输出信号11-1至11-4、13-1至13-4、15-1至15-5以及17-1至17-5的电平都被重置为逻辑0。接着，请参阅第9八图所示，在接收器2接收到？丽信号91之后，如同步骤82的叙述，当第一与第二信号切换器30与34在〖51检测到输出信号93的电平从逻辑0变为逻辑1的时候，第一信号切换器30开始将？丽信号91从输出端131输出并传送到第一解调变单元36，此时第二信号切换器34亦开始将输入端接收到的逻辑1信号从输出端1X1输出并传送到第一解调变单元36的第一延迟单元42-1中，进而使逻辑1信号在第一解调变单元36的第一信号传递路径上传递，以逐个取代第一解调变单元36的第一延迟元件52输出的逻辑0信号。
[0123]就第一解调变单元36而言，在沾1至沾4这段期间内，延迟单元42-1至42州中的每个第一开关46处于导通状态，而延迟单元42-1至424中的每个第二开关48与第三开关50则是处于断路状态。第一解调变单元36的第一信号传递路径系由延迟单元42-1至424中的每个第一开关46(此时都为导通状态)与每个第一延迟元件52以串联的方式耦接在一起而形成。
[0124]逻辑1信号经由第一解调变单元36的第一信号传递路径在〖51传送到第一解调变单元36的第一延迟单元42-1的第一延迟元件52中，并在经过一段时间0丨之后从第一延迟单元42-1的第一延迟元件52输出并传送到第二延迟单元42-2的第一延迟元件52中。因此，输出信号11-1的电平在沾2从逻辑0变为逻辑1。同理，输出信号11-2的电平在七53从逻辑0变为逻辑1，输出信号11-3的电平在〖54从逻辑0变为逻辑1。然而，因为第一解调变单元36的第三延迟单元42-3无法在沾5之前将逻辑1信号传递给第一解调变单元36的第四延迟单元42-4，所以输出信号11-4的电平无法在沾5之前从逻辑0变为逻辑1。
[0125]当第一解调变单元36在〖55检测到？丽信号91的电平从逻辑0变为逻辑1的时候，如同步骤83的叙述，逻辑1信号改为在第一解调变单元36的第二信号传递路径上传递，以逐个取代第二延迟元件54输出的逻辑0信号。此时在第一解调变单元36中，因为第一至第三延迟单元42-1至42-3的每个控制器56都在丨55的时候检测到对应的第一开关46输出电平为1的信号，所以第一至第三延迟单元42-1至42-3的每个第一开关46以及每个第二开关48都是处于导通状态，但是第一至第三延迟单元42-1至42-3的每个第三开关50则是呈现断路状态。另外，因为第四延迟单元42-4的控制器56在沾5检测到对应的第一开关46输出电平为0的信号，所以第四延迟单元42-4的第一开关46以及第二开关48都是呈现断路状态，而第三开关50则是处于导通状态。至于其它延迟单元42-5至424，因每个控制器56都在1:55检测到对应的第一开关46输出电平为0的信号，所以其它延迟单元42-5至424的每个第一开关46以及每个第二开关48都是呈现断路状态，而每个第三开关50则是处于导通状态。
[0126]在本范例中，第一解调变单元36的第二信号传递路径系由第一延迟单元42-1中的第一开关46以及第一延迟元件52、第二延迟单元42-2中的第一开关46以及第一延迟元件52、第三延迟单元42-3中的第一开关46以及第一延迟元件52、第四延迟单元42-4中的第三开关50、第三延迟单元42-3中的第二延迟元件54以及第二开关48、第二延迟单元42-2中的第二延迟元件54以及第二开关48以及第一延迟单元42-1中的第二延迟元件54以及第二开关48依序以串联的方式耦接在一起而形成。
[0127]逻辑1信号经由第一解调变单元36的第二信号传递路径在沾5传送到第三延迟单元42-3的第二延迟元件54中，并在经过一段时间0丨之后从第三延迟单元42-3的第二延迟元件54输出并传送到第二延迟单元42-2的第二延迟元件54中。因此，输出信号13-3的电平在沾6从逻辑0变为逻辑1。同理，输出信号13-2的电平在〖57从逻辑0变为逻辑1，输出信号13-1的电平在〖58从逻辑0变为逻辑1。
[0128]另外，因为第三延迟单元42-3无法在沾5之前传输逻辑1信号给第四延迟单元42-4的第一延迟元件52，再加上第四延迟单元42-4中的第一开关52从沾5开始系处于断路状态，所以逻辑1信号从沾1开始始终无法传递到第四延迟单元42-4的第一延迟元件52中，因而输出信号11-4与13-4的电平始终维持在逻辑0的状态。
[0129]接下来，如同步骤84的叙述，当第一解调变单元36的采样电路44在沾9检测到？丽信号91的电平从逻辑1变为逻辑0的时候，第一解调变单元36的采样电路44开始对第一延迟单元42-1从输出端02输出的信号(也就是输出信号13-1)进行采样并且输出？丽信号91在第一个脉波周期所代表的二进制数值。由图9八可知，因为输出信号13-1的电平在沾9的时候为逻辑1，所以第一解调变单元36的采样电路44输出？丽信号91的第一个脉波周期所代表的二进制数值1。
[0130]再来，请先同时参阅图9八与图98所示，在？丽信号91于沾9出现电平改变(从逻辑1变为逻辑0)的时候，除二电路32输出的信号93亦于159出现电平的改变。因为输出信号93的电平在沾9从逻辑1变为逻辑0，所以在第一解调变单元36可以在采样电路44完成采样后，利用电平变为逻辑0的输出信号93，使第一解调变单元36中所有第一延迟元件52从输出端001输出逻辑0信号以及使第一解调变单元36中所有第二延迟元件54从输出端002输出逻辑0信号。又，在第一解调变单元36的采样电路44完成采样后，接收器2使第一解调变单元36中的每个第一开关46处于导通状态，并且让第一解调变单元36中的每个第二开关48以及每个第三开关50都处于断路状态，因而使第一解调变单元36的信号传递方式从第二信号传递路径转变回第一信号传递路径。
[0131]现在请参阅图98所示，当第一与第二信号切换器30与34在沾9检测到输出信号93的电平从逻辑1变为逻辑0的时候，第一信号切换器30开始将？丽信号从输出端132输出并传送到第二解调变单元38，且第二信号切换器34亦开始将输入端!I接收到的逻辑1信号从输出端1X2输出并传送到第二解调变单元38的第一延迟单元42-1中，进而使逻辑1信号在第二解调变单元38的第一信号传递路径上传递，以逐个取代第二解调变单元38的第一延迟元件52输出的逻辑0信号。
[0132]就第二解调变单元38而言，在沾9至比4这段期间内，延迟单元42-1至42州中的每个第一开关46系处于导通状态，而延迟单元42-1至424中的每个第二开关48与第三开关50则是处于断路状态。第二解调变单元38的第一信号传递路径系由延迟单元42-1至424中的每个第一开关46(此时都为导通状态)与每个第一延迟元件52以串联的方式耦接在一起而形成。
[0133]逻辑1信号经由第二解调变单元38的第一信号传递路径在沾9传送到第二解调变单元38的第一延迟单元42-1的第一延迟元件52中，并在经过一段时间0丨之后从第一延迟单元42-1的第一延迟元件52输出并传送到第二延迟单元42-2的第一延迟元件52中。因此，输出信号15-1的电平在比0从逻辑0变为逻辑1。同理，输出信号15-2的电平在七61从逻辑0变为逻辑1，输出信号15-3的电平在162从逻辑0变为逻辑1，输出信号15-4的电平在比3从逻辑0变为逻辑1。然而，因为第二解调变单元38的第四延迟单元42-4无法在比4之前将逻辑1信号传递给第二解调变单元38的第五延迟单元42-5，所以输出信号15-5的电平无法在比4之前从逻辑0变为逻辑1。
[0134]当第二解调变单元38在〖64检测到？丽信号91的电平从逻辑0变为逻辑1的时候，如同步骤85的叙述，逻辑1信号改为在第二解调变单元38的第二信号传递路径上传递，以逐个取代第二延迟元件54输出的逻辑0信号。此时在第二解调变单元38中，因为第一至第四延迟单元42-1至42-4的每个控制器56都在丨64的时候检测到对应的第一开关46输出电平为1的信号，所以第一至第四延迟单元42-1至42-4的每个第一开关46以及每个第二开关48都是处于导通状态，但是第一至第四延迟单元42-1至42-4的每个第三开关50则是处于断路状态。另外，因为第五延迟单元42-5的控制器56在比4检测到对应的第一开关46输出电平为0的信号，所以第五延迟单兀42-5的第三开关50处于导通状态，而第一开关46以及第二开关48则是呈现断路状态。至于其它延迟单元42-6至424，因每个控制器56都在比4检测到对应的第一开关46输出电平为0的信号，所以其它延迟单元42-6至424的每个第一开关46以及每个第二开关48都是呈现断路状态，而每个第三开关50则是处于导通状态。
[0135]在本范例中，第二解调变单元38的第二信号传递路径系由第一延迟单元42-1中的第一开关46以及第一延迟元件52、第二延迟单元42-2中的第一开关46以及第一延迟元件52、第三延迟单元42-3中的第一开关46以及第一延迟元件52、第四延迟单元42-4中的第一开关46以及第一延迟元件52、第五延迟单元42-5中的第三开关50、第四延迟单元42-4中的第二延迟元件54以及第二开关48、第三延迟单元42-3中的第二延迟元件54以及第二开关48、第二延迟单元42-2中的第二延迟元件54以及第二开关48以及第一延迟单元42-1中的第二延迟元件54以及第二开关48依序以串联的方式耦接在一起而形成。
[0136]逻辑1信号经由第二解调变单元38的第二信号传递路径在比4传送到第四延迟单元42-4的第二延迟元件54中，并在经过一段时间0七之后从第四延迟单元42-4的第二延迟元件54输出并传送到第三延迟单元42-3的第二延迟元件54中。因此，输出信号17-4的电平在比5从逻辑0变为逻辑1。同理，输出信号17-3的电平在〖66从逻辑0变为逻辑1，输出信号17-2的电平在〖67从逻辑0变为逻辑1。然而，因为第二解调变单元38的第二延迟单元42-2无法在比8之前传输逻辑1信号给第二解调变单元38的第一延迟单元42-1，所以输出信号17-1的电平在168仍然维持在逻辑0。
[0137]另外，因为第四延迟单元42-4无法在比4之前传输逻辑1信号给第五延迟单元42-5的第一延迟元件52，再加上第五延迟单元42-5中的第一开关52从比4开始系处于断路状态，所以逻辑1信号从沾9开始始终无法传递到第五延迟单元42-5的第一延迟元件52中，因而输出信号15-5与17-5的电平始终维持在逻辑0的状态。
[0138]接下来，如同步骤86的叙述，当第二解调变单元38的采样电路44在比8检测到？丽信号91的电平从逻辑1变为逻辑0的时候，第二解调变单元38的采样电路44开始对第一延迟单元42-1从输出端02输出的信号(也就是输出信号17-1)进行采样并且输出？丽信号91在第二个脉波周期所代表的二进制数值。由第98图可知，因为输出信号17-1的电平在〖68的时候为逻辑0，所以第二解调变单元38的采样电路44输出？丽信号91的第二个脉波周期所代表的二进制数值0。
[0139]在第二实施例中，本发明也可以让第二信号切换器34的输入端!I连接到一接地，令输入端0始终接收着另一种电平固定不变的信号一电平为0的信号(亦称为逻辑0信号或低电平信号)。在这种情况下，第一解调变单元36与第二解调变单元38会在解调变或解码？丽信号之前，让每一个第一延迟兀件52从输出端001输出电平为1的信号(也就是输出逻辑1信号)，使输出端001输出的信号与输入端!I接收到的信号两者的电平状态不同，以及让每一个第二延迟元件54从输出端002输出电平为1的信号(也就是输出逻辑1信号)，使输出端002输出的信号与输入端!I接收到的信号两者的电平状态不同。在决定第一开关46、第二开关48与第三开关50三者的输入端与输出端是否导通方面，当控制器56检测到？丽信号的上升沿时，若控制器56从第一开关46的输出端301测得电平为0的信号(也就是测得逻辑0信号，或是说测得的电平状态与输入端接收到的信号的电平状态相同)，则控制器56会使第一开关46的输入端311与输出端301以及第二开关48的输入端312与输出端302处于导通状态，但是让第三开关50的输入端313与输出端303处于断路状态。若控制器56从第一开关46的输出端301测得电平为1的信号(也就是测得逻辑1信号，或是说测得的电平状态与输入端II接收到的信号的电平状态不同)，则控制器56会使第三开关50的输入端313与输出端303处于导通状态，但是让第一开关46的输入端311与输出端301以及第二开关48的输入端312与输出端302处于断路状态。
[0140]因此，原本用于传输逻辑1信号的第一信号传递路径则改为传输逻辑0信号，让逻辑0信号可以逐个改变第一延迟兀件52的输出信号(从输出端001输出)的电平状态，也就是逐个将第一延迟元件52从输出端001输出的逻辑1信号变为电平状态与输入端只接收到的信号相同的逻辑0信号。在第一信号传递路径中，逻辑0信号以传输延迟的方式进行传递并改变被通过的第一延迟元件52的输出信号的电平状态(此输出信号为输出端001送出的信号)，而此传输延迟的方式依据第一延迟元件52的延迟时间来延迟逻辑0信号的传输。同样地，原本用于传输逻辑1信号的第二信号传递路径也改为传输逻辑0信号，让逻辑0信号可以逐个改变第二延迟元件54的输出信号(从输出端002输出)的电平状态，也就是逐个将第二延迟元件54从输出端002输出的逻辑1信号变为电平状态与输入端只接收到的信号相同的逻辑0信号。在第二信号传递路径中，逻辑0信号以传输延迟的方式进行传递并改变被通过的第二延迟元件54的输出信号的电平状态(此输出信号为输出端002送出的信号)，而此传输延迟的方式依据第二延迟元件54的延迟时间来延迟逻辑0信号的传输。
[0141]在第二信号切换器34的输入端接收逻辑0信号的情况下，当解调变单元36或38的采样电路44检测到？丽信号的下降沿时，采样电路44就会对第一个延迟单元42-1从输出端02输出的信号(可能是逻辑0信号或逻辑1信号)进行采样，然后根据采样结果从输出端了2输出一逻辑信号，使接收器2依据此逻辑信号获得？丽信号在一脉波周期所代表的数值(如二进制数值的0或1〉。例如，输出端了2输出逻辑1信号(其电平状态与输出端02的输出信号相同)，则代表信号在某一脉波周期的二进制值为0 ；输出端了2输出逻辑0信号(其电平状态与输出端02的输出信号相同)，则代表信号在某一脉波周期的二进制值为1。在这个范例中，反相器40的输出端改为耦接第一解调变单元36或是设置在第一解调变单元36内，让第二解调变单元38在解调变或解码？丽信号的时候，接收器2可以利用反相器40从输出端输出的电平为1的信号(也就逻辑1信号)，将第一解调变单兀36中所有第一延迟兀件52从输出端001输出的信号以及所有第二延迟兀件54从输出端002输出的信号全部都被重置为逻辑为1 (也就是使输出端001与002输出逻辑1信号)。
[0142]由上述关于接收器2的两个实施例可知，本发明提供一种可解调变(或解码)脉冲宽度调变信号的数字接收器，此接收器至少包括一延迟元件以及一耦接延迟元件的采样电路。此延迟元件可以接收第一信号以及输出第二信号。第二信号包括被延迟的第一信号。采样电路可以在第三信号(如脉冲宽度调变信号)的电平产生改变时对第二信号进行采样，进而输出一采样结果。此采样结果的电平与被采样的第二信号的电平相同。
[0143]对于第一实施例的接收器2而言，上述的延迟元件为计数单元10-1的第一延迟元件16^上述的第一信号为计数单元10-1的第一延迟元件163在输入端町接收到的信号31，上述的第二信号为计数单元10-1的第一延迟元件163从输出端II输出的信号(此信号包括被延迟的信号31)，上述的采样电路为计数单元10-1的第一采样电路18。对于第二实施例的接收器2而言，以第一解调变单元36为例，上述的延迟元件为延迟单元42-1的第二延迟元件54，上述的第一信号为延迟单元42-1的第二延迟元件54在输入端012接收到的输入信号(如逻辑1信号)，上述的第二信号为延迟单元42-1的第二延迟元件54从输出端002输出的信号(此信号包括被延迟的输入信号)，上述的米样电路为米样电路44。
[0144]另外，本发明也提供一种解调变(或解码信号的方法，其步骤至少包括:(1)使第一信号在第一时间区段内以传输延迟的方式在第一信号传递路经中传输，此第一时间区段为？丽信号出现一第一电平改变(如第18图所示的下降沿5幻至？丽信号出现一第二电平改变(如第18图所示的上升沿5(1)的时间间隔；以及(2)在步骤(1)之后，使上述的第一信号在第二时间区段内以传输延迟的方式在第二信号传递路径中传输，此第二时间区段为？丽信号出现上述第二电平改变(如图18所示的上升沿5(1)至？丽出现一第三电平改变(如图18所示的下降沿紐)的时间间隔。第一电平改变至第三电平改变的时间间隔为？丽信号之一脉波周期(如图18所示的脉波周期？1〉。上述的传输延迟方式系依据据多个大致相同的延迟时间(如上述的延迟时间1(1或沉)来延迟第一信号在第一与第二信号传递路经上的传输。
[0145]对于第一实施例的接收器2而言，上述的第一信号为信号切换器6送出的？丽信号，上述的第一信号传递路径为图2八、图28与图3所述的第一信号传递路径，上述的第二信号传递路径为图2八、图28与图3所述的第二信号传递路径。对于第二实施例的接收器2而言，以第一解调变单元36为例，上述的第一信号为第二信号切换器34送出的逻辑1信号，上述的第一信号传递路径为图7八、图78与图8所述的第一信号传递路径，上述的第二信号传递路径为图7八、图78与图8所述的第二信号传递路径。
[0146]另外，上述的方法也许还包括在步骤(2)之后，取得第二信号传递路径中的一电平(例如是采样电路44对延迟单元42-1从输出端02输出的信号进行采样)，进而获得？丽信号在上述脉波周期(如图18所示的脉波周期？1)所代表的数值。又，上述的方法也许还包括:仏)取得第一信号传递路径中的一电平，进而获得第一结果(如采样电路18从输出端13输出的采样结果)“幻取得第二信号传递路径中之一电平，进而获得第二结果(如采样电路20从输出端14输出的采样结果)将第一结果与第二结果进行第一逻辑运算，进而获得第二信号(如逻辑运算单元22从输出端15输出的运算结果)“山取得第二信号的电平，进而获得第三结果(如采样电路24从输出端16输出的采样结果):(6)将包含第三结果的资料进行第二逻辑运算，进而获得第三信号(如逻辑运算单元12从输出端011输出的运算结果)；以及取得第三信号的电平，进而获得？丽信号在上述脉波周期(如图18所示的脉波周期？1)所代表的数值。在一实施方式中，上述的第一逻辑运算为一与(八冊)逻辑运算，且上述的第二逻辑运算为一或(0?逻辑运算。在另一实施方式中，上述的第一逻辑运算为一或(0?逻辑运算，且上述的第二逻辑运算为一与(八冊)逻辑运算。
[0147]以上对本发明的描述是说明性的，而非限制性的，本专业技术人员理解，在权利要求限定的精神与范围之内可对其进行许多修改、变化或等效，但是它们都将落入本发明的保护范围内。
【权利要求】
1.一种接收器，其特征在于，包括: 多个计数单元，以串联的方式耦接在一起，其中所述计数单元在一第一时间区段内以一第一信号传递路径传送一脉冲宽度调变信号以及在一第二时间区段内以一第二信号传递路径传送所述脉冲宽度调变信号，每一所述计数单元将经由所述第一信号传递路径以及所述第二信号传递路径所接收到的信号延迟一段时间后传送出去，每一所述计数单元在所述第一时间区段结束后获得一第一逻辑信号以及在所述第二时间区段结束后获得一第二逻辑信号，每一所述计数单元在所述第一时间区段以及所述第二时间区段结束之后将所述第一逻辑信号与所述第二逻辑信号进行一第一运算，并根据所述第一运算的结果输出一第三逻辑信号；以及 一计算单元，耦接所述计数单元，其中所述计算单元根据所述计数单元输出的所述第三逻辑信号获得一第四逻辑信号，并依据所述第四逻辑信号获得所述脉冲宽度调变信号在一脉波周期所代表的数值，所述脉波周期包括所述第一时间区段与所述第二时间区段。
2.如权利要求1所述的接收器，其特征在于，所述计算单元包括耦接所述计数单元的一逻辑运算单元以及耦接所述逻辑运算单元的一采样电路，所述逻辑运算单元将所述第三逻辑信号做一第二运算，所述采样电路对所述第二运算的结果进行采样，然后依据采样结果输出所述第四逻辑信号。
3.如权利要求1所述的接收器，其特征在于，每一所述计数单元包括一第一延迟元件以及一第二延迟元件，所述计数单元的所述第一延迟元件以串联的方式耦接在一起并形成所述第一信号传递路径，所述计数单元的所述第二延迟元件以串联的方式耦接在一起并形成所述第二信号传递路径。
4.如权利要求3所述的接收器，其特征在于，每一所述计数单元还包括: 一第一采样电路，耦接所述第一延迟元件，并在所述第一时间区段结束时，对所述第一延迟元件的输出进行采样，然后依据采样结果输出所述第一逻辑信号； 一第二采样电路，耦接所述第二延迟元件，并在所述第二时间区段结束时，对所述第二延迟元件的输出进行采样，然后依据采样结果输出所述第二逻辑信号； 一逻辑运算单元，耦接所述第一采样电路以及所述第二采样电路，并且对所述第一逻辑信号与所述第二逻辑信号进行所述第一运算；以及 一第三采样电路，耦接所述逻辑运算单元以及所述计算单元，并且对所述逻辑运算单元的输出进行采样，然后依据采样结果输出所述第三逻辑信号。
5.一种解调变脉冲宽度调变信号的方法，其特征在于，包括下列步骤: 使一脉冲宽度调变信号在一第一时间区段内于一第一信号传递路径进行传输，其中所述第一信号传递路径是由串联耦接在一起的多个第一延迟元件所形成； 在所述第一时间区段结束时，对所述第一延迟元件的输出进行采样并以此获得多个第一逻辑信号； 在所述第一时间区段结束后，使所述脉冲宽度调变信号在一第二时间区段内于一第二信号传递路径进行传输，其中所述第二信号传递路径是由串联耦接在一起的多个第二延迟元件所形成； 在所述第二时间区段结束时，对所述第二延迟元件的输出进行采样并以此获得多个第二逻辑信号； 在所述第二时间区段结束后，将每一所述第一逻辑信号与所述第二逻辑信号相对应的其中之一进行一第一运算，并根据所述第一运算的结果获得多个第三逻辑信号；以及 将所述第三逻辑信号进行一第二运算，并根据所述第二运算的结果获得一第四逻辑信号，然后依据所述第四逻辑信号获得所述脉冲宽度调变信号在一脉波周期所代表的数值，所述脉波周期包括所述第一时间区段与所述第二时间区段。
6.一种接收器，用于解调变一脉冲宽度调变信号，其特征在于，所述接收器包括: 多个第一延迟兀件，在一第一时间区段内以串联f禹接的方式形成一第一信号传递路径，所述第一信号传递路径用于传输一第一信号，所述第一时间区段为所述脉冲宽度调变信号出现一第一电平改变至所述脉冲宽度调变信号出现一第二电平改变的时间间隔；多个第二延迟元件，在一第二时间区段内以串联耦接的方式形成一第二信号传递路径，所述第二信号传递路径用于传输所述第一信号，在所述第二信号传递路径中传输的所述第一信号用于改变所述第二延迟元件的输出信号的电平状态，每一所述第一延迟元件与每一所述第二延迟元件用于将接收到的信号延迟一段时间后传送出去，所述第二时间区段为所述脉冲宽度调变信号出现所述第二电平改变至所述脉冲宽度调变信号出现一第三电平改变的时间间隔，所述第一电平改变至所述第三电平改变的时间间隔为所述脉冲宽度调变信号的一脉波周期；以及 一电路，用于在所述第三电平改变出现时或是在所述第三电平改变出现后输出一第二信号，所述第二信号用于获得所述脉冲宽度调变信号在所述脉波周期所代表的数值。
7.如权利要求6所述的接收器，其特征在于，所述第一信号为所述脉冲宽度调变信号或是电平固定不变的信号。
8.一种接收器，用于解调变一脉冲宽度调变信号，其特征在于，所述接收器包括: 一信号切换器，包括一输入端、一第一输出端以及一第二输出端，所述信号切换器用于将所述输入端接受到的信号选择传送到所述第一输出端或是所述第二输出端； 一第一延迟元件，耦接所述第一输出端；以及 一第二延迟元件，耦接所述第二输出端。
9.一种接收器，用于解调变一脉冲宽度调变信号，其特征在于，所述接收器包括: 一延迟兀件，用于接收一第一信号以及输出一第二信号，且所述第二信号包括被延迟的所述第一信号；以及 一采样电路，耦接所述延迟元件，并且在一第三信号的电平产生改变时对所述第二信号进行采样，进而输出一采样结果，所述采样结果的电平与被采样的所述第二信号的电平相同。
10.如权利要求9所述的接收器，其特征在于，所述第三信号为所述脉冲宽度调变信号。
【文档编号】H04B1/16GK104426565SQ201310409792
【公开日】2015年3月18日 申请日期:2013年9月10日 优先权日:2013年9月10日
【发明者】黄鼎钧, 陈冠宇 申请人:円星科技股份有限公司