像素处理电路的制作方法
【专利摘要】本发明涉及一种处理像素值的方法，包括：在第一读取阶段期间，通过基于第一控制信号和第二控制信号以及第一组增加率控制第一计数器(220-i)增加的速率，来根据像素值产生第一数字值；以及在第二读取阶段期间，通过基于第一控制信号和第二控制信号以及第二组增加率控制所述第一计数器(220-i)增加的速率，来根据像素值产生第二数字值，所述第一组增加率和所述第二组增加率分别针对所述第一控制信号和所述第二控制信号的多个状态中的每个状态限定增加率，其中，所述第一组增加率与所述第二组增加率不同。
【专利说明】像素处理电路
【技术领域】
[0001] 本公开涉及用于像素处理的电路和方法，特别涉及用于执行基于从像素阵列读取 的多个像素值的函数的电路和方法。
【背景技术】
[0002] 对捕获的图像的像素值的处理通常涉及从模拟形式的像素阵列读取像素值，将这 些模拟像素值转换为数字像素值，将这些数字像素值存储至存储器，然后使用图像处理器 (如FPGA(现场可编程门阵列））来处理这些数字值。
[0003] 这种类型的数字像素处理的缺点是，其对处理能力和资源的要求较高和/或浪费 时间。
[0004] 已经提出在对模拟像素值的数字转换期间进行至少一些像素处理。特别地，Lisa McIlarth和PaulZavracky的标题为"AnArchitectureforLow-PowerRealTimeImage anAnalysisUsing3DSiliconTechnology" 的文章描述了一种基于Σ-Δ模数转换器 (SigmaDeltaADC)的系统。
[0005] 图1再现了McIlarth文章的图6。光电传感器阵列的输出与Σ-AADC并行设置， 其中为每个像素提供一个Σ-AADC。然后，来自Σ-AADC的输出被提供给8位累加器阵 列，该8位累加器阵列将由Σ-△转换器产生的脉冲转换成数字值，并存储至RAM(随机存 取存储器）。
[0006] Σ-AADC产生脉冲流，这些脉冲的数目与采样的模拟值成比例。8位累加器对脉 冲的数目进行计数，以产生与模拟像素值成比例的数字值。McIlarth介绍了一些相对基本 的可以在将Σ-Λ信号转换成数字值时执行的像素操作。例如，为了确定两个像素之间的 差异，相应的Σ-Λ信号分别联接至向上/向下计数器的正输入和负输入。
[0007] 这种基于Σ-ΛADC的解决方案有很多缺点。特别地，为每个像素提供Σ-Λ转换 器的需求使得该结构比较消耗硅面积。此外，虽然McIlarth建议多个Σ-AADC的输出可 以复用至每个累加器，但这样的执行方式很受限制，因为所有的Σ-△信号是在同样的时 间段产生的。
[0008] 此外，为了对每个像素值进行多个操作，需要将每个Σ-AADC的输出端联接至一 个以上累加器。对这些输出的重复充电和放电会导致高能量消耗。
【发明内容】
[0009] 本公开的实施方式的目的是至少部分解决一个或多个现有技术的问题。
[0010] 根据一个方面，提供了一种处理像素值的方法，包括在第一读取阶段和第二读取 阶段期间：由斜坡转换器使第一控制信号在基于通过像素阵列的列线读取的像素值的持续 时间内有效；以及由另一斜坡转换器使第二控制信号在基于通过所述像素阵列的另一列线 读取的另一像素值的持续时间内有效；在所述第一读取阶段期间，通过由第一计数器控制 电路基于所述第一读取阶段期间的至少所述第一控制信号和所述第二控制信号以及基于 第一组增加率控制第一计数器增加的速率，来根据至少所述像素值产生第一数字值，所述 第一组增加率针对所述第一控制信号和所述第二控制信号的多个状态中的每个状态限定 增加率；以及在所述第二读取阶段期间，通过由所述第一计数器控制电路基于所述第二读 取阶段期间的至少所述第一控制信号和所述第二控制信号以及基于第二组增加率控制所 述第一计数器增加的速率，来根据至少所述像素值产生第二数字值，所述第二组增加率针 对所述第一控制信号和所述第二控制信号的多个状态中的每个状态限定增加率，其中，所 述第一组增加率与所述第二组增加率不同。
[0011] 根据另一个方面，提供了一种像素处理电路，包括：斜坡转换器，所述斜坡转换器 联接至像素阵列的列线，且所述斜坡转换器被配置为在第一读取阶段期间，使第一控制信 号在基于在所述第一读取阶段期间通过所述列线读取的像素值的持续时间内有效，以及所 述斜坡转换器被配置为在第二读取阶段期间，使所述第一控制信号在基于在所述第二读取 阶段期间通过所述列线读取的像素值的持续时间内有效；另一斜坡转换器，所述另一斜坡 转换器联接至所述像素阵列的另一列线，所述另一斜坡转换器被配置为在所述第一读取阶 段期间，使第二控制信号在基于在所述第一读取阶段期间通过所述另一列线读取的另一像 素值的持续时间内有效，以及所述另一斜坡转换器被配置为在所述第二读取阶段期间，使 所述第二控制信号在基于在所述第二读取阶段期间通过所述另一列线读取的另一像素值 的第二持续时间内有效；以及第一计数器控制电路，所述第一计数器控制电路适于控制第 一计数器从而：通过基于所述第一读取阶段期间的至少所述第一控制信号和所述第二控制 信号以及基于第一组增加率控制所述第一计数器增加的速率，来根据在所述第一读取阶段 期间读取的至少所述像素值产生第一数字值，所述第一组增加率针对所述第一控制信号和 所述第二控制信号的多个状态中的每个状态限定增加率；以及通过基于所述第二读取阶段 期间的至少所述第一控制信号和所述第二控制信号以及基于第二组增加率控制所述第一 计数器增加的速率，来根据在所述第二读取阶段期间读取的至少所述像素值产生第二数字 值，所述第二组增加率针对所述第一控制信号和所述第二控制信号的多个状态中的每个状 态限定增加率，其中，所述第一组增加率与所述第二组增加率不同。
[0012] 根据另一方面，提供了一种像素处理电路，包括：联接至像素阵列的第一列线的第 一斜坡转换器，该第一斜坡转换器被配置为使第一控制信号在基于在第一读取阶段期间通 过所述第一列线读取的第一像素值的持续时间内有效；联接至所述像素阵列的第二列线的 第二斜坡转换器，该第二斜坡转换器被配置为使第二控制信号在基于在所述第一读取阶段 期间通过所述第二列线读取的第二像素值的持续时间内有效；以及第一计数器控制电路， 该第一计数器控制电路适于控制第一计数器，以通过基于所述第一读取阶段期间的至少所 述第一控制信号和所述第二控制信号改变所述第一计数器增加的速率，来根据至少所述第 一像素值和所述第二像素值产生第一数字值。
[0013] 根据一个实施方式，所述第一计数器控制电路适于在所述第一控制信号和所述第 二控制信号都有效时将所述第一计数器控制为以第一速率增加以及在只有所述第一控制 信号有效时将所述第一计数器控制为以第二速率增加。
[0014] 根据另一实施方式，所述第一计数器控制电路适于在只有所述第二控制信号有效 时将所述第一计数器控制为以另一速率增加。
[0015] 根据另一实施方式，所述第一计数器控制电路包括存储至少一个系数的至少一个 寄存器，其中，所述速率由所述至少一个系数设置。
[0016] 根据另一实施方式，所述第一计数器控制电路包括其上提供有至少一个系数的至 少一个输入总线，其中，所述速率由所述至少一个系数设置。
[0017] 根据另一实施方式，所述第一速率和所述第二速率在所述第一读取阶段期间不 同。
[0018] 根据另一实施方式，所述第一斜坡转换器还被配置为使第一控制信号在基于在第 二读取阶段期间通过所述第一列线读取的第一像素值的持续时间内有效；所述第二斜坡转 换器还被配置为使所述第二控制信号在基于在所述第二读取阶段期间通过所述第二列线 读取的第二像素值的持续时间内有效；以及所述第一计数器控制电路适于控制所述第一计 数器，以通过基于所述第一读取阶段和所述第二读取阶段期间的所述第一控制信号和所述 第二控制信号改变所述第一计数器增加的速率，来根据在所述第一读取阶段期间读取的至 少所述第一像素值和所述第二像素值以及在所述第二读取阶段期间读取的所述第一像素 值和所述第二像素值产生第一数字值。
[0019] 根据另一实施方式，所述第一计数器控制电路适于：在所述第一读取阶段期间，当 所述第一控制信号和所述第二控制信号都有效时将所述第一计数器控制为以第一速率增 力口，当所述第一控制信号和所述第二控制信号中只有一个有效时将所述第一计数器控制为 以第二速率增加；以及在所述第二读取阶段期间，当所述第一控制信号和所述第二控制信 号都有效时将所述第一计数器控制为以第三速率增加，当所述第一控制信号和所述第二控 制信号中只有一个有效时将所述第一计数器控制为以第四速率增加。
[0020] 根据另一实施方式，所述像素处理电路还包括：联接至所述像素阵列的第三列线 的第三斜坡转换器，该第三斜坡转换器被配置为使第三控制信号在基于在所述第一读取阶 段期间通过所述第三列线读取的第三像素值的持续时间内有效；其中，所述第一计数器控 制电路适于控制所述第一计数器，以通过基于所述第一读取阶段期间的至少所述第一控制 信号、所述第二控制信号和所述第三控制信号改变所述第一计数器增加的速率，来根据至 少所述第一像素值、所述第二像素值和所述第三像素值产生所述第一数字值。
[0021] 根据另一实施方式，所述像素处理电路还包括：第二计数器控制电路，该第二计数 器控制电路适于控制第二计数器，以通过基于所述第一读取阶段期间的至少所述第二控制 信号和所述第三控制信号改变所述第二计数器增加的速率，来根据至少所述第二像素值和 所述第三像素值产生第二数字值。
[0022] 根据另一实施方式，所述第一计数器控制电路还适于控制第三计数器，以通过基 于所述第一读取阶段期间的至少所述第一控制信号和所述第二控制信号改变第三计数器 增加的速率，来根据至少所述第一像素值和所述第二像素值产生第三数字值。
[0023] 根据另一实施方式，所述第一计数器控制电路适于通过执行以下之一来改变所述 第一计数器增加的速率：产生增量值并将所述增量值提供给所述第一计数器；以及调整控 制所述第一计数器的时钟信号的频率。
[0024] 根据另一实施方式，所述像素处理电路还包括逻辑电路，该逻辑电路适于通过确 定以下中的至少一个来确定所述第一控制信号和所述第二控制信号中哪个信号有效的持 续时间最长：所述第一控制信号和所述第二控制信号中的任一个是否是仅有的将有效的控 制信号；所述第一控制信号和所述第二控制信号中的任一个是否是仅有的将无效的控制信 号。
[0025] 根据另一方面，提供了一种成像装置，包括上述像素处理电路，所述成像装置具 有：第一集成电路，所述第一集成电路包括所述像素阵列以及所述第一斜坡转换器和所述 第二斜坡转换器；以及第二集成电路，所述第二集成电路相对于所述第一集成电路叠置，所 述第二集成电路包括所述第一计数器控制电路，其中，所述第一控制信号和所述第二控制 信号通过一个或多个互连从所述第一集成电路传输至所述第二集成电路。
[0026] 根据另一方面，提供了一种处理像素值的方法，包括：在第一读取阶段期间：由第 一斜坡转换器使第一控制信号在基于通过像素阵列的第一列线读取的第一像素值的持续 时间内有效；由第二斜坡转换器使第二控制信号在基于通过所述像素阵列的第二列线读取 的第二像素值的持续时间内有效；以及通过由第一计数器控制电路基于至少所述第一控制 信号和所述第二控制信号改变第一计数器增加的速率，来根据至少所述第一像素值和所述 第二像素值产生数字值。
【专利附图】
【附图说明】
[0027] 本发明的上述及其它目的、特点、方面和优点，将从以下实施方式的详细描述中变 得明显，实施方式参考附图以示例而非限制的方式给出，在附图中：
[0028] 图1(以上已描述）示出了已知的图像处理架构；
[0029] 图2A示意性示出根据示例实施方式的像素处理电路；
[0030] 图2B更详细地示意性示出根据示例实施方式的图2A的电路的像素单元；
[0031] 图2C更详细地示意性示出根据示例实施方式的图2A的电路的斜坡转换器；
[0032] 图3是示出根据示例实施方式的图2B和图2C的电路中的信号的时序图；
[0033] 图4是示出根据示例实施方式的图2A的电路中的信号的时序图；
[0034] 图5A示出根据示例实施方式的卷积核；
[0035] 图5B示出了根据示例实施方式的图5A的卷积核到图像一部分的应用；
[0036] 图6A示意性示出了根据另一示例实施方式的像素处理电路；
[0037] 图6B更详细示出了根据示例实施方式的图6A的计数器控制电路和计数器块；
[0038] 图7是示出根据示例实施方式的图6A和图6B的电路中的信号的时序图；
[0039] 图8更详细示出了根据替选示例实施方式的图6A的计数器控制电路；
[0040] 图9A示出了根据示例实施方式的用于检测最小和/或最大像素值的电路；
[0041] 图9B和9C是示出根据示例实施方式的图9A的电路中的信号示例的时序图；以及
[0042] 图10示意性示出了根据示例实施方式的三维处理架构的透视图。
[0043] 所有附图中，相同的特征用相同的附图标记表示。
【具体实施方式】
[0044] 图2A示出了根据示例实施方式的用于处理像素数据的电路200。
[0045] 像素单元202 (图2A中示出了两个）形成像素阵列（图2A中未示出）的第i列 COLi。列COLi的每个像素单元202具有联接至该像素阵列的相应列线204-i的输出端。列 线204-i例如通过电流源206联接至地，并通过连接208联接至与列i相关的斜坡转换器 210-i。斜坡转换器210-i还通过线路211接收斜坡信号Veah^
[0046] 斜坡转换器210-i的输出信号VCi提供给输出线路212,输出线路212联接至与列 i相关的计数器控制电路214-i的输入端。计数器控制电路214-i还具有通过线路216联 接的另一输入端，用于接收与该像素阵列的第j列（未示出）相关的另一斜坡转换器210-j 的输出端处的另一控制信号VCj。斜坡转换器210-j还通过线路211接收斜坡信号VKMP，并 还包括通过线路218联接至第j列的列线204-j(图2中也未示出）的另一输入端。
[0047] 计数器控制电路214-i例如包括存储一组系数a和b的存储器228,以下进行详细 描述。
[0048] 计数器控制块214-i的输出端联接至与列i相关的计数器220-i。特别地，计数器 控制电路214-i通过线路222提供可变增量值INC给计数器220-i的数据输入端和/或计 数器控制电路214-i通过线路224提供可变时钟信号VCLK给计数器220-i的时钟输入端。 在一些实施方式中，仅提供可变增量值INC，而时钟输入线路224接收标准时钟信号CLK。 替选地，计数器控制块仅提供可变时钟信号VCLK，不提供可变增量值INC，计数器在每个时 钟执行单一增量。替选地，可提供可变增量值和可变时钟信号。在任何情况下，可变增量值 INC和/或可变时钟信号VCLK控制计数器220-i随时间增加的速率，以下进行更详细描述。
[0049] 计数器220-i的输出端226提供像素数据。正如以下更详细的说明，该像素数据 提供了应用到从像素阵列的第i列和第j列中的每一个读取的至少一个像素值的函数的结 果。
[0050] 图2A的像素阵列例如包括上百甚至上千列，虽然未在图2中示出，但每一列例如 与斜坡转换器210、计数器控制电路214和计数器220相关。第i列和第j列可以是像素阵 列的任何列，例如相邻的列。例如，像素阵列形成图像捕获装置和/或视频捕获装置（如数 码相机或摄像机、具有内置摄像头的智能手机等移动电话、PC的网络摄像头、笔记本电脑或 平板电脑或其它类似装置）的相机模块的一部分。
[0051] 在操作上，像素阵列例如被逐行读取。然而，在替选实施方式中，像素阵列的行并 不被连续读取，而可以以任何顺序被读取。术语"读取阶段"通常用来指定用于同时读取像 素阵列的一行的像素的读取操作。然而，该术语同样指定同时读取相比像素阵列的整行更 少像素的读取操作，以及同时读取像素阵列的一行以上的读取操作，这在一些实施方式中 可行。这样的读取阶段可能是连续的也可能是不连续的。
[0052] 例如，像素阵列以卷帘快门模式工作，由此每行像素的集成期在时间上是交错的。 在这种方式下，在每行像素的集成期结束后不久，对应的像素值被读取。
[0053] 替选地，像素阵列的像素单元可适于捕获快照图片，换句话说，应用全局快门。在 这种情况下，每个像素单元例如包括存储装置，如电容器，用于存储像素值直到该行被读 取。
[0054] 在每个读取阶段期间，像素值例如通过每个列线204-i、列线204-j被读取，并由 相应的斜坡转换器210-i、斜坡转换器210-j转换成控制信号，这些控制信号在基于像素值 水平的持续时间内有效。特别地，斜坡转换器210-i、斜坡转换器210-j分别产生控制信号 VCi、控制信号VCj，每个控制信号在基于对应像素值的持续时间内有效。
[0055] 计数器控制电路214-i适于接收这些控制信号VCi和控制信号VCj，并根据这些控 制信号改变计数器220-i增加的速率。取决于如何执行该控制，可以在这些像素值上执行 各种各样的函数。
[0056] 例如，在一个实施方式中，该计数器控制电路214-i适于简单执行两个像素值的 相加，如以下表I所示。表I在第三列示出了可针对示出在表I的第一列和第二列的信 号VCi、信号VCj的四种可能状态中的每一状态产生的示例性增量值INC。特别地，计数器 220-i在控制信号VCi、控制信号VCj中的仅一个有效时加1，在控制信号VCi和控制信号 VCj都有效时加2。作为替选实施方式，表I还在第四列示出了可由计数器控制电路214-i 基于控制信号VCi、控制信号VCj提供给计数器的时钟信号VCLK的频率。频率f例如是该 装置的正常时钟频率的一部分。
[0057]
【权利要求】
1. 一种处理像素值的方法，包括： 在第一读取阶段和第二读取阶段期间： -由斜坡转换器（210-i)使第一控制信号（VQ)在基于通过像素阵列的列线读取的像 素值（AVPIXi)的持续时间内有效；以及 -由另一斜坡转换器（210-j)使第二控制信号（VC」）在基于通过所述像素阵列的另一 列线读取的另一像素值（A VPIXi)的持续时间内有效； 在所述第一读取阶段期间，通过由第一计数器控制电路基于所述第一读取阶段期间 的至少所述第一控制信号和所述第二控制信号以及基于第一组增加率控制第一计数器 (220-i)增加的速率，来根据至少所述像素值产生第一数字值，所述第一组增加率针对所述 第一控制信号和所述第二控制信号的多个状态中的每个状态限定增加率；以及 在所述第二读取阶段期间，通过由所述第一计数器控制电路基于所述第二读取阶段期 间的至少所述第一控制信号和所述第二控制信号以及基于第二组增加率控制所述第一计 数器（220-i)增加的速率，来根据至少所述像素值产生第二数字值，所述第二组增加率针 对所述第一控制信号和所述第二控制信号的多个状态中的每个状态限定增加率，其中所述 第一组增加率与所述第二组增加率不同。
2. 根据权利要求1所述的方法，其中，所述第一组增加率限定当所述第一控制信号和 所述第二控制信号都有效时所述第一计数器增加的第一速率以及当只有所述第一控制信 号有效时所述第一计数器增加的第二速率。
3. 根据权利要求2所述的方法，其中，所述第一组增加率还限定当只有所述第二控制 信号有效时所述第一计数器增加的另一速率。
4. 根据权利要求2或3所述的方法，其中，所述第一速率和所述第二速率在所述第一读 取阶段期间不同。
5. 根据权利要求1至4中任一项所述的方法，其中，所述第一组增加率和所述第二组 增加率分别包括至少一个系数，并且其中，所述第一计数器控制电路包括至少一个寄存器 (215)，所述寄存器存储所述第一组增加率或所述第二组增加率的所述至少一个系数（a、b、 a+b)。
6. 根据权利要求1至5中任一项所述的方法，其中，所述第一组增加率和所述第二组增 加率分别包括至少一个系数，并且其中，所述第一计数器控制电路包括至少一个输入总线 (BUS1、BUS2、BUS3)，所述输入总线上提供有所述第一组增加率或所述第二组增加率的所述 至少一个系数（a、b、a+b)。
7. 根据权利要求1至6中任一项所述的方法，其中，所述第二数字值还基于所述第一数 字值。
8. 根据权利要求1至7中任一项所述的方法，其中： 在所述第一读取阶段期间，当所述第一控制信号和所述第二控制信号都有效时，所述 第一计数器以第一速率增加，当所述第一控制信号和所述第二控制信号中仅一个控制信号 有效时，所述第一计数器以第二速率增加；以及 在所述第二读取阶段期间，当所述第一控制信号和所述第二控制信号都有效时，所述 第一计数器以第三速率增加，当所述第一控制信号和所述第二控制信号中仅一个控制信号 有效时，所述第一计数器以第四速率增加。
9. 根据权利要求1至8中任一项所述的方法，还包括： 由另外的斜坡转换器使第三控制信号在基于在所述第一读取阶段期间通过第三列线 读取的另外的像素值（A VPIX3)的持续时间内有效； 其中，所述第一数字值进一步根据所述另外的像素值而产生。
10. 根据权利要求9所述的方法，还包括：通过由第二计数器控制电路基于所述第一读 取阶段期间的至少所述第二控制信号和所述第三控制信号以及基于第三组增加率控制第 二计数器出32、634、636)增加的速率，来产生另一第一数字值，所述第三组增加率针对所 述第二控制信号和所述第三控制信号的多个状态中的每个状态限定增加率。
11. 根据权利要求1至10中任一项所述的方法，还包括：通过基于所述第一读取阶段 期间的至少所述第一控制信号和所述第二控制信号以及基于第四组增加率控制第三计数 器（602-1)增加的速率，来根据至少所述像素值产生另一数字值，所述第四组增加率针对 所述第一控制信号和所述第二控制信号的多个状态中的每个状态限定增加率。
12. 根据权利要求1至11中任一项所述的方法，其中，所述第一计数器增加的速率通过 执行以下中的至少一个来控制： 产生增量值并将所述增量值提供给所述第一计数器；以及 调整控制所述第一计数器的时钟信号（CLK)的频率。
13. 根据权利要求1至12中任一项所述的方法，还包括通过确定以下中的至少一个来 确定所述第一控制信号和所述第二控制信号中的哪个控制信号有效的持续时间最长： 所述第一控制信号和所述第二控制信号中的任一个是否是仅有的将有效的控制信 号； 所述第一控制信号和所述第二控制信号中的任一个是否是仅有的将无效的控制信号。
14. 一种像素处理电路，包括： 斜坡转换器（210-i)，所述斜坡转换器联接至像素阵列的列线（204-i)，且所述斜坡转 换器被配置为在第一读取阶段期间，使第一控制信号（VCJ在基于在所述第一读取阶段期 间通过所述列线读取的像素值（A VPIXi)的持续时间内有效，以及所述斜坡转换器被配置为 在第二读取阶段期间，使所述第一控制信号在基于在所述第二读取阶段期间通过所述列线 读取的像素值的持续时间内有效； 另一斜坡转换器（210-j)，所述另一斜坡转换器联接至所述像素阵列的另一列线 (204-j)，所述另一斜坡转换器被配置为在所述第一读取阶段期间，使第二控制信号（VC」） 在基于在所述第一读取阶段期间通过所述另一列线读取的另一像素值（AVPIXi)的持续时 间内有效，以及所述另一斜坡转换器被配置为在所述第二读取阶段期间，使所述第二控制 信号在基于在所述第二读取阶段期间通过所述另一列线读取的另一像素值的第二持续时 间内有效；以及 第一计数器控制电路（214-i)，所述第一计数器控制电路适于控制第一计数器从而： 通过基于所述第一读取阶段期间的至少所述第一控制信号和所述第二控制信号以及 基于第一组增加率控制所述第一计数器（220-i)增加的速率，来根据在所述第一读取阶段 期间读取的至少所述像素值产生第一数字值，所述第一组增加率针对所述第一控制信号和 所述第二控制信号的多个状态中的每个状态限定增加率；以及 通过基于所述第二读取阶段期间的至少所述第一控制信号和所述第二控制信号以及 基于第二组增加率控制所述第一计数器（220-i)增加的速率，来根据在所述第二读取阶段 期间读取的至少所述像素值产生第二数字值，所述第二组增加率针对所述第一控制信号和 第二控制信号的多个状态中的每个状态限定增加率，其中，所述第一组增加率与所述第二 组增加率不同。
15. -种成像装置，包括根据权利要求14所述的像素处理电路，所述成像装置具有： 第一集成电路（1002)，所述第一集成电路包括所述像素阵列以及所述第一斜坡转换器 和所述第二斜坡转换器；以及 第二集成电路（1004)，所述第二集成电路相对于所述第一集成电路叠置，所述第二集 成电路包括所述第一计数器控制电路，其中，所述第一控制信号和所述第二控制信号通过 一个或多个互连（1006)从所述第一集成电路传输至所述第二集成电路。
【文档编号】H04N5/335GK104365084SQ201380029569
【公开日】2015年2月18日 申请日期:2013年4月4日 优先权日:2012年4月4日
【发明者】劳伦·米利特, 阿诺德·韦尔当 申请人:原子能与替代能源委员会