电子装置、在电子装置中发送和接收流的方法、程序、主机装置和在主机装置中发送和接...的制作方法

电子装置、在电子装置中发送和接收流的方法、程序、主机装置和在主机装置中发送和接 ...的制作方法
【专利摘要】本发明的目的是能够实现把多个流作为一个流良好的发送到外部装置，以及从外部装置接收作为一个流的多个流。组合多个流的分组，向外部装置发送产生的合成流。在每个分组的发送定时，输出用于处理合成流中各分组的处理信息，以及将所述处理信息延迟输出，延迟的时间量对应于在所述外部装置处从接收所述合成流至发送所述合成流的延迟时间。基于延迟输出的所述处理信息，对从外部装置接收的合成流中的每个分组执行处理。
【专利说明】电子装置、在电子装置中发送和接收流的方法、程序、主机装置和在主机装置中发送和接收流的方法

【技术领域】
[0001]本技术涉及电子装置、在电子装置中发送和接收流的方法、程序、主机装置和在主机装置中发送和接收流的方法，特别地，涉及将多个流合成为一个流并且将流发送到外部装置以及从外部装置接收流的电子装置。

【背景技术】
[0002]为了在接收电视广播时处理不同路径的条件接入(CA)，已经发布和使用了利用借助公共接口(Cl)在模块中实现的条件接入的一组标准(EN 50221)(参见非专利文献I和非专利文献2)。
[0003]引用列表
[0004]非专利文献
[0005]非专利文献1:CI Plus 规范第 1.3.1 版(Cl Plus Specificat1n vl.3.1)(2011-9)
[0006]非专利文献2:DVB_CI EN50221


【发明内容】

[0007]技术问题
[0008]然而，根据这组标准，由于只有一个可用于公共接口(Cl)的供输入和输出的传输流的接口，因此必须对多个传输流的TS分组执行时分多路复用，形成一个流，接着用CAM模块执行发送。
[0009]本技术的目的是能够通过用多个流形成一个流，有利地将多个流发送到外部装置以及从外部装置接收多个流。
[0010]问题的解决方案
[0011]根据本技术，提供了一种电子装置，所述电子装置包括:合成流产生单元，被构造成通过组合多个传输流的传输流分组，产生合成流；流发送单元，被构造成向外部装置发送产生的所述合成流；处理信息输出单元，被构造成根据所述合成流的所述传输流分组中的每一个的发送定时，输出用于处理所述传输流分组中的每一个的处理信息；处理信息延迟单元，被构造成将输出的所述处理信息延迟一定时间量输出，延迟的时间量对应于在所述外部装置接收所述合成流至发送所述合成流的延迟时间；流接收单元，被构造成从所述外部装置接收所述合成流；以及处理单元，被构造成基于延迟输出的并且与接收到的所述合成流的所述传输流分组中的每一个对应的所述处理信息，处理所述传输流分组中的每一个。
[0012]在本技术中，由合成流产生单元组合多个传输流(TS)的传输流分组(TSP)，从而产生合成流。由流发送单元向外部装置发送合成流。例如，流发送单元可通过数字视频广播(DVB)-公共接口(Cl)公共接口或Cl+公共接口向外部装置发送合成流，外部装置可以是执行解扰处理的条件接入模块(CAM)模块。
[0013]由处理信息输出单元根据合成流的TSP的发送定时输出用于处理合成流的各个TSP的处理信息。另外，由处理信息延迟单元将输出处理信息延迟输出，延迟的时间量对应于在所述外部装置处从接收所述合成流至发送所述合成流的延迟时间。
[0014]例如，还可包括延迟控制单元，所述延迟控制单元基于关于从在所述外部装置接收所述合成流至发送所述合成流的延迟时间的信息，控制所述处理信息延迟单元处的延迟时间。在这种情况下，例如，所述延迟控制单元通过与所述外部装置执行通信，获取关于在所述外部装置接收所述合成流至发送所述合成流的延迟时间的信息。在这种情况下，可针对在外部装置的合成流的延迟时间，适当地设置处理信息延迟单元的延迟时间。
[0015]由流接收单元从外部装置接收合成流。由处理单元基于与接收到的合成流的TSP对应的信息处理各个TSP，并且延迟输出。
[0016]以此方式，在本技术中，将用于处理所述合成流的各个TSP的处理信息延迟输出，延迟的时间量对应于在所述外部装置接收所述合成流至发送所述合成流的延迟时间，基于延迟输出的所述处理信息，处理从所述外部装置接收的所述合成流的各个TSP。为此原因，可以适当地将接收到的合成流的各个TSP同步。
[0017]在本技术中，用于处理所述传输流分组中的每一个的所述处理信息可包括时间信息，所述时间信息代表所述传输流分组中的每一个在所述传输流分组中的每一个的原始传输流中的时间位置。所述处理单元通过以下方式来重构所述多个传输流:根据与接收到的所述合成流的传输流分组中的每一个对应的所述时间信息，将所述传输流分组中的每一个置于一个流中分派给所述传输流分组的的每一个的时间位置处。
[0018]在这种情况下，用于处理所述传输流分组中的每一个的所述处理信息还可以包括用于识别所述传输流分组中的每一个的原始传输流的流识别信息。所述处理单元可以根据与接收到的所述合成流的传输流分组中的每一个对应的所述流识别信息，将所述传输流分组中的每一个分派给各个流。
[0019]在这种情况下，所述电子装置还可包括:识别信息添加单元，被构造成向产生的所述合成流的传输流分组中的每一个中添加用于识别原始传输流的流识别信息；识别信息获取单元，被构造成从接收到的所述合成流的传输流分组中的每一个中获取所述流识别信息。所述处理单元根据从接收到的所述合成流的传输流分组中的每一个获取的所述流识别信息，将所述传输流分组中的每一个分派给各个流。
[0020]在这种情况下，所述识别信息添加单元可以将所述流识别信息插入所述传输流分组的头部中的循环计数器字段中。用于处理所述传输流分组中的每一个的所述处理信息可以包括所述传输流分组的所述头部中的所述循环计数器字段的原始值。所述处理单元可把接收到的所述合成流的各个传输流分组的头部中的所述循环计数器字段的值置换为与所述各个传输流分组对应的所述循环计数器字段的原始值。
[0021]在本技术中，用于处理所述传输流分组中的每一个的所述处理信息可以包括用于识别所述传输流分组中的每一个的原始传输流的流识别信息。所述处理单元可通过以下方式来重构所述多个传输流:根据延迟输出的并且与接收到的所述合成流的所述传输流分组中的每一个对应的所述流识别信息将所述传输流分组中的每一个分派给各个流。
[0022]在本技术中，所述电子装置还可包括:识别信息添加单元，被构造成将用于识别原始传输流的流识别信息插入产生的所述合成流的所述传输流分组中的每一个的头部中的循环计数器字段中；识别信息获取单元，被构造成从接收到的所述合成流的所述传输流分组中的每一个中获取所述流识别信息。用于处理所述传输流分组的所述处理信息可以包括所述传输流分组中的每一个的头部中的所述循环计数器字段的原始值。所述处理单元可用接收到的所述合成流的所述传输流分组中的每一个的头部中的所述循环计数器字段的值替代与所述传输流分组中的每一个对应的所述循环计数器字段的原始值，并且通过根据从接收到的所述合成流的所述传输流分组中的每一个获取的所述流识别信息将所述传输流分组中的每一个分派给各个流来重构所述多个传输流。
[0023]根据本技术，提供了一种主机装置，所述主机装置包括:流发送单元，被构造成向外部装置发送合成流，所述合成流是通过组合多个流的分组得到的；处理信息延迟单元，被构造成将用于处理所述合成流的分组中的每一个的处理信息延迟一定时间量输出，延迟的时间量对应于在所述外部装置处接收所述合成流至发送所述合成流的延迟时间；以及处理单元，被构造成基于延迟输出的所述处理信息，处理从所述外部装置接收的所述合成流的分组中的每一个。
[0024]在本技术中，由流发送单元将通过组合多个流得到的合成流发送到外部装置。例如，流可以是TS，分组可以是TSP。另外，例如，还可包括流获取单元和分组选择单元，流获取单元获取多个流，分组选择单元从获取的多个流中选择预定分组，选择的分组可被包括在合成流中。
[0025]由处理信息延迟单元将用于处理所述合成流的各个分组的处理信息延迟输出，延迟的时间量对应于在所述外部装置处从接收所述合成流至发送所述合成流的延迟时间。另夕卜，由处理单元基于延迟输出的所述处理信息，处理从所述外部装置接收的所述合成流的各个分组。
[0026]例如，当处理信息是用于识别各个分组的原始流的流识别信息时，由处理单元根据流识别信息向对应的流分派各个分组。另外，例如，当处理信息是代表原始流中的各个分组的时间位置的时间信息时，由处理单元基于时间信息调节分派处理之后的各个流中的各个分组的输出定时。
[0027]以此方式，在本技术中，将用于处理所述合成流的各个分组的处理信息延迟输出，延迟的时间量对应于在所述外部装置处从接收所述合成流至发送所述合成流的延迟时间，基于延迟输出的所述处理信息，处理从所述外部装置接收的所述合成流的各个分组。为此原因，可以适当地将接收到的合成流的各个分组同步。
[0028]本发明的有益效果
[0029]根据本技术，可以有利地通过用多个流形成一个流，将多个流发送到外部装置以及从外部装置接收多个流。

【专利附图】

【附图说明】
[0030]图1是示出作为实施例的数字广播接收系统的构造示例的框图。
[0031]图2是示出构成接收系统的公共接口(Cl)控制器的详细构造示例的框图。
[0032]图3是示出构成Cl控制器的多路复用(MUX)单元的构造示例的示图。
[0033]图4是示出构成Cl控制器的解复用(DEMUX)单元的构造示例的示图。
[0034]图5是示出供应到本地时间戳(LTS)添加器的各传输流(TS)的分组标识符(PID)分组的构造示例和在去除了除所选择的服务信道的分组外的PID数据分组之后不必要PID分组的示例的示图。
[0035]图6是用于描述MUX单元的处理的示图。
[0036]图7是用于描述DEMUX单元的处理的示图。
[0037]图8是示出当各个TS的PID分组被组合并且被作为一个流发送到条件接入模块(CAM)时，Cl控制器的处理过程的示例的流程图。
[0038]图9是示出当从CAM模块接收各个TS的被组合PID分组时，Cl控制器的处理过程的示例的示图。
[0039]图10是示出先进先出(FIFO)单元和DEMUX单元的详细构成的示例的框图。
[0040]图11是FIFO单元中各个单元的信号的时序图。
[0041]图12是FIFO单元和DEMUX单元中各个单元的信号的时序图。
[0042]图13是示出FIFO单元和DEMUX单元的详细构成的另一个示例的框图。
[0043]图14是FIFO单元中各个单元的信号的时序图。
[0044]图15是FIFO单元和DEMUX单元中各个单元的信号的时序图。
[0045]图16是示出提供用于处理接收到的合成流中的各个PID分组的信息(诸如，本地TS标识符(LTSID)、LTS、循环计数器(CC)等)的各种模式的示图。
[0046]图17是示出TS分组(TSP)的结构的示图。
[0047]图18是示出构成接收系统的Cl控制器的另一个详细构造示例的框图。
[0048]图19是示出构成Cl控制器的MUX单元的构造示例的示图。
[0049]图20是示出构成Cl控制器的DEMUX单元的构造示例的示图。
[0050]图21是用于描述找到对应于各PID分组的LTS(相对时间)的方法的示图。
[0051]图22是用于描述在进行重构时使用LTS(相对时间)进行定时调节的示图。

【具体实施方式】
[0052]下文中，将描述用于执行本技术的模式(下文中被称为“实施例”)。将按以下次序进行描述。
[0053]1.实施例
[0054]2.修改例
[0055]〈1.实施例 >
[0056][数字广播接收系统的构造示例]
[0057]图1示出作为本技术的实施例的接收系统10的构造示例。接收系统10由主机装置100和条件接入模块(CAM)模块200构成。主机装置100是电子设备，诸如，电视接收器机(TV机)、机顶盒等。
[0058]主机装置100包括微处理器101、调谐器102-1、102-2和102_3、解调器103_1、103-2和103-3。另外，主机装置100包括公共接口 (Cl)控制器104和解复用器105-1、
105-2和105-3。另外，主机装置100包括移动图像专家组(MPEG)解码器106_1、106_2和
106-3。
[0059]微处理器101控制主机装置100的各单元的操作。调谐器102-1、102-2和102_3分别接收广播站广播的传输流(TS)TSl、TS2和TS3的射频(RF)调制信号。另外，调谐器
102-1、102-2和102-3将RF调制信号下变频至中频(IF)并且输出IF调制信号，以将RF调制信号分别输入解调器103-1、103-2和103-3。解调器103-1、103-2和103-3分别解调经下变频的IF调制信号并且得到各TS(TS1、TS2和TS3)。
[0060]Cl控制器104通过组合解调器103-1、103-2和103-3得到的TS(TS1、TS2和TS3)来产生合成流，并且与CAM模块200进行合成流的交换(也就是说，发送和接收)。Cl控制器104和CAM模块200通过数字视频广播(DVB)-公共接口(Cl)公共接口或Cl+公共接口连接。
[0061]每个TS包括时分方式的多个服务信道的分组标识符(PID)分组(传输流分组(TSP))。Cl控制器104在TS之中排除未选择的服务信道的PID数据分组以执行交换。以此方式，尝试降低发送比特率。随后，将另外描述Cl控制器104的详细构造。
[0062]解复用器105-1、105-2和105-3分别从Cl控制器104得到的TS(TS1、TS2和TS3)中提取所选择的服务信道的PID数据分组。PID数据分组是视频和音频PID数据分组。MPEG解码器106-1、106-2和106-3分别解码由解复用器105-1、105-2和105-3提取的PID数据分组组成的基本流，从而得到视频数据和音频数据。
[0063]CAM模块200是用于执行解扰处理的附连装置，被装配到主机装置100的公共接口连接器中。通过插入诸如磁卡或IC卡的智能卡，使用CAM模块200，其中，用户信息、认购合同时段信息等被记录在CAM模块200中。
[0064]CAM模块200包括微处理器201和解扰202。CAM模块200通过Cl接收主机装置100的Cl控制器104发送的PID分组，并且对接收到的PID分组执行解扰处理。随后，CAM模块200将各PID发送到主机装置100的Cl控制器104。
[0065]简要描述了图1中示出的接收系统10的操作。调谐器102-1、102_2和102-3分别接收广播站发送的TS(TS1、TS2和TS3)的RF调制信号。在调谐器102-1、102-2和102-3中，RF调制信号被下变频成IF并且被供应到解调器103-1、103-2和103-3。在解调器
103-1,103-2和103-3中，被下变频成IF的IF调制信号被解调，以致得到基带TS(TS1、TS2和TS3)。TS(TS1、TS2和TS3)被供应到Cl控制器104。
[0066]在Cl 控制器 104，解调器 103-1、103-2 和 103-3 供应的 TS (TSUTS2 和 TS3)的 PID分组被组合，并且产生合成流。构成合成流的PID分组顺序地通过Cl从Cl控制器104发送到CAM模块200。此时，从各TS中去除未选择的服务信道的PID数据分组。
[0067]在CAM模块200，通过Cl接收从主机装置100的Cl控制器104发送的合成流，并且对每个PID分组执行解扰处理。随后，合成流通过Cl从CAM模块200发送到主机装置100的Cl控制器104。
[0068]在Cl控制器104，通过Cl接收CAM模块200发送的合成流。另外，在Cl控制器104中，包括在合成流中的各个PID分组被分派给各个流，并且TS (TSUTS2和TS3)被重构。经重构的TS(TS1、TS2和TS3)被分别供应到解复用器105-1、105-2和105-3。
[0069]在解复用器105-1、105-2和105-3中，从Cl控制器104供应的TS (TSUTS2和TS3)中分别提取选择的服务信道的PID数据分组。在解复用器105-1、105-2和105-3提取的视频和音频PID数据分组被分别供应到MPEG解码器106-1、106-2和106-3。
[0070]在MPEG解码器106-1、106-2和106-3中的每个中，对由视频和音频PID数据分组构成的视频和音频基本流执行解调处理。另外，从MPEG解码器106-1、106-2和106-3中的每个输出所选择的服务信道的视频数据和音频数据。
[0071][Cl控制器的构造示例]
[0072]接下来，将描述Cl控制器104的构造。图2示出控制器104的详细构造示例。控制器104包括本地时间戳(LTS)添加器141-1、141-2和141-3和PID过滤器142-1、142-2和142-3。另外，控制器104包括多路复用(MUX)单元143、多路分解(DEMUX)单元144和先进先出(FIFO)单元145。
[0073]LTS添加器141-1、141_2和141-3分别将对应于输入时间的LTS添加到输入的TS(TS1、TS2和TS3)的相应PID分组(TSP)中。基于例如自由运行时钟发生器或经受节目时钟基准(PCR)恢复的时钟发生器产生的时钟，得到这些LTS。
[0074]PID过滤器142-1、142-2和142-3执行过滤，以分别从TS (TSU TS2和TS3)中排除未选择的服务信道的PID数据分组。通过过滤，尝试降低通过组合TS(TS1、TS2和TS3)的PID数据分组而得到的合成流的发送比特率。
[0075]MUX单元143通过组合TS(TS1、TS2和TS3)的PID分组产生一个流，也就是说，合成流组合时间戳(CTS)。另外，MUX单元143通过Cl将合成流CTS的PID分组顺序地发送到CAM模块200。
[0076]另外，MUX单元143根据发送到CAM模块200的合成流CTS的各个PID分组的发送定时，输出与合成流CTS的各个PID分组对应的LTS和本地TS标识符(LTSID)，并且将LTS和LTSID供应到FIFO单元145。
[0077]这里，LTS是代表原始TS中的各PID分组的时间位置的时间信息，例如，分别使用如上所述的LTS添加器141-1、141-2和141-3添加的LTS0另外，LTSID是用于识别各PID分组的原始TS的流识别信息，并且当产生合成流CTS时产生和使用LTSID。
[0078]图3示出MUX单元143的构造示例。MUX单元143包括LTS分离单元151_1、151_2和151-3以及TS多路复用单元152。LTS分离单元151-1、151-2和151-3分别将LTS与TS(TS1、TS2和TS3)的各个PID分组分离。然后，LTS分离单元151-1、151-2和151-3输出由未添加LTS的各个PID分组组成的TS (TSl、TS2和TS3)，并且还输出已经被添加到各个PID分组的LTS。
[0079]TS多路复用单元152通过组合分别从LTS分离单元151_1、151_2和151_3输出的TS(TS1、TS2和TS3)的各个PID分组来产生合成流CTS。例如，TS (TS1、TS2和TS3)的各个PID分组被暂时存储在图中未示出的双端口存储器中，被按时间次序取出，进行组合。TS多路复用单元152通过Cl将合成流CTS的各个PID分组顺序地发送到CAM模块200。
[0080]另外，TS多路复用单元152根据各个PID分组的发送定时，使用从LTS分离单元151-1、151-2和151-3输出的LTS顺序地输出与各个PID分组对应的LTS，并且将输出的LTS发送到FIFO单元145。另外，TS多路复用单元152根据各个PID分组的发送定时顺序地产生用于识别各个PID分组的原始TS的LTSID，并且将LTSID发送到FIFO单元145。
[0081]回头参照图2，FIFO单元145依次将从MUX单元143输出的LTS和LTSID延迟输出，延迟的时间量对应于在CAM模块200接收合成流CTS至发送合成流CTS的延迟时间。尽管随后将进行详细描述，但FIFO单元145的延迟时间和CAM模块200的延迟时间不一定是完美的，在CAM模块200的延迟时间中允许有一定范围内的抖动。由微处理器101控制FIFO单元145的延迟时间。
[0082]微处理器101基于关于上述CAM模块200的延迟时间的信息，控制FIFO单元145的延迟时间，例如，触发器的级数。关于CAM模块200处的延迟时间的信息可以是例如通过用户手动输入的或者通过与CAM模块200的微处理器201执行通信而自动获取来给出的。
[0083]DEMUX单元144接收CAM模块200发送的合成流CTS。然后，DEMUX单元144基于对应于各个PID分组并且从FIFO 145延迟输出的LTS和LTSID，处理接收到的合成流的各个PID分组。
[0084]换句话讲，DEMUX单元144根据LTSID将各个PID分组分派给各个流。另外，DEMUX单元144根据LTS将各个PID分组置于各个被分派流中的时间位置，从而重构TS (TSUTS2和 TS3)。
[0085]图4示出DEMUX单元144的构造示例。DEMUX单元144包括TS分离单元161和输出定时调节单元162-1、162-2和162-3。TS分离单元161基于对应于各个PID分组和从FIFO单元145延迟输出的LTSID，将从CAM模块200接收的合成流的各个PID分组分派给各个流。
[0086]输出定时调节单元162-1、162-2和162_3根据对应于各个PID分组的LTS，将各个PID分组置于各个流中的时间位置。然后，输出定时调节单元162-1、162-2和162-3分别重构 TS(TS1、TS2 和 TS3)。
[0087]描述图2中示出的Cl控制器104的操作。解调器103_1、103-2和103-3 (参见图1)供应的TS(TS1、TS2和TS3)被分别供应到LTS添加器141-1、141-2和141-3。在LTS添加器141-1、141-2和141-3，对应于输入时间的LTS被分别添加到输入的TS(TS1、TS2和TS3)的各个PID分组(TSP)中。
[0088]LTS被添加到各个PID分组中的TS (TSl、TS2和TS3)被分别供应到PID过滤器142-1、142-2 和 142-3。在 PID 过滤器 142-1、142-2 和 142-3，执行过滤，以分别从 TS (TS1、TS2和TS3)中排除未选择的服务信道的PID数据分组。
[0089]图5(a)示出供应到 LTS 添加器 141-1、141-2 和 141-3 的 TS (TSl、TS2 和 TS3)的PID分组的构造示例。图5(b)示出在PID过滤器142-1、142-2和142-3对图5(a)的输入执行过滤之后剩余的PID分组(非不必要PID分组)的示例。
[0090]回头参照图2，经过滤之后的TS (TS1、TS2和TS3)被供应到MUX单元143。在MUX单元143，被去除了 LTS的TS(TS1、TS2和TS3)的各个PID分组被组合，使得产生了合成流CTS。从MUX单元143，合成流CTS的各个PID分组通过Cl按顺序被发送到CAM模块200。
[0091]另外，从MUX单元143，根据被发送到CAM模块200的合成流CTS的各个PID分组的发送定时，按顺序输出对应于各个PID分组的LTS和LTSID。以此方式按顺序从MUX单元143输出的LTS和LTSID被供应到FIFO单元145。
[0092]如上所述，LTS是代表PID数据分组的原始TS中的各PID数据分组的时间位置的信息，例如，如上所述LTS添加器141-1、141-2和141-3添加的LTS被分别使用。另外，如上所述，LTSID是用于识别各PID分组的原始TS的流识别信息，并且是当产生合成流CTS时产生的。
[0093]图6 (a)示出从PID过滤器142-1、142-2和142-3供应到MUX单元143的各个TS(TS1、TS2和TS3)的各个PID分组的示例。在各PID分组中添加LTS。图6(b)示出从MUX单元143输出的合成流CTS的各个PID分组的顺序的示例。
[0094]另外，图6(c)示出与从MUX单元143输出的合成流CTS的各个PID分组对应的LTSID和LTS的示例。这里，LTSID IDl是指示原始TS是TS TSl的LTSID。另外，LTSID ID2是指示原始TS是TS TS2的LTSID。另外，LTSID ID3是指示原始TS是TS TS3的LTSID。
[0095]如上所述，从MUX单元143按顺序输出的LTS和LTSID被供应到FIFO单元145。从FIFO单元145将按顺序从MUX单元143输出的LTS和LTSID延迟输出，延迟的时间量对应于在CAM模块200接收合成流CTS至发送合成流CTS的延迟时间。
[0096]按顺序从FIFO单元145输出的LTS和LTSID被供应到DEMUX单元144。在DEMUX单元144，接收通过Cl从CAM模块200发送的合成流CTS。由于如上所述设置FIFO单元145的延迟时间，因此根据各个PID分组的接收定时，与合成流CTS的各个PID分组对应的LTS和LTSID被从FIFO单元145供应到DEMUX单元144。
[0097]在DEMUX单元144，根据对应于各个PID分组的LTSID，合成流CTS的PID分组被分派给各个流。然后，在DEMUX单元144，调节输出定时，使得根据对应于各个PID分组的LTS，各个PID分组被置于被分派的各个流中的时间位置，从而得到重构的TS(TS1、TS2和TS3)。
[0098]图7 (a)示出通过Cl从CAM模块200输入DEMUX单元144的合成流CTS的各个PID分组的示例(对应于图6(b))。另外，图7(b)示出根据合成流CTS的各个PID分组的输入定时按顺序从FIFO单元145输入DEMUX单元144的LTS和LTSID的示例(对应于图6(c))。另外，图7(c)示出从DEMUX单元144输出的重构的15 0^1352和153)的各个PID分组的示例。
[0099]图8的流程图示出当Cl控制器104通过组合TS (TSl、TS2和TS3)的各个PID分组来产生合成流CTS并且将合成流CTS发送到CAM模块200时的处理程序的示例。
[0100]控制器104在步骤STl中开始处理，然后执行步骤ST2的处理。在步骤ST2中，控制器104输入TS (TSl、TS2和TS3)。然后，在步骤ST3中，控制器104在各TS的PID分组中添加LTS。
[0101]接下来，在步骤ST4中，控制器104去除各TS的未选择的服务信道的PID数据分组。然后，在步骤ST5中，控制器104通过按时间次序排列和组合剩下的所有PID分组(去除LTS之后的PID分组)来产生合成流。
[0102]接下来，在步骤ST6中，控制器104以进行连续发送所必须的时钟频率将合成流CTS的各个PID分组顺序地发送到CAM模块200。另外，在这个步骤ST6中，控制器104将与各个PID分组的发送对应的LTS和LTSID输入FIFO单元145，从而造成LTS和LTSID被延迟。在步骤ST6的处理之后，在步骤ST7中完成处理。
[0103]图9的流程图示出当Cl控制器014从CAM模块200接收合成流CTS并且重构TS(TS1、TS2和TS3)时的处理过程的示例。
[0104]在步骤STll中，控制器104开始处理，然后执行步骤ST12的处理。在步骤ST12中，控制器104从CAM模块200顺序地接收合成流CTS的各个PID分组。另外，控制器104从FIFO单元145得到对应于各个PID分组的LTS和LTSID。
[0105]接下来，在步骤ST13中，控制器104基于对应于各个PID分组的LTSID，将合成流CTS的各个PID分组分派给对应的流。在步骤ST14中，控制器104调节输出定时，使得根据对应于各个PID分组的LTS，将各个PID分组置于各个流中的时间位置，输出各个PID分组，并且输出重构的TS(TS1、TS2和TS3)。在步骤ST14的处理之后，在步骤ST15中完成处理。
[0106]控制器104执行彼此并行的上述图8的流程图中示出的发送处理和上述图9的流程图中示出的接收处理，并且周期性重复各处理。
[0107][FIFO单元和DEMUX单元的详细构造]
[0108]图10示出FIFO单元145和DEMUX单元144的详细构成的示例。在这个示例中，在CAM模块200出现一个分组的延迟。严格意义上，在这个示例中，允许在CAM模块200中有1.0个分组至2.0个分组的延迟范围内的抖动。
[0109]FIFO单元145包括作为LTSID延迟单元的两个触发器(锁存电路)171a和171b的串联电路，还包括作为LTS延迟单元的两个触发器(锁存电路)172a和172b的串联电路。TS同步信号TS Sync被作为锁存信号从MUX单元143输入各触发器。由于FIFO单元145的这种构造，导致从FIFO单元145以一个分组的延迟至两个分组的延迟连续输出从MUX单元143输入的LTSID和LTS。
[0110]图11是FIFO单元145中各个单元的信号的时序图。图11 (a)示出作为锁存信号从MUX单元143输入的TS同步信号TS Sync。另外，图11(b)示出从MUX单元143输入到FIFO单元145 (即，触发器171a和172a)的LTSID和LTS的示例。在“n/m”中，η表示LTSID，m表示LTS。在下面的附图中也是这样。
[0111]输入触发器171a和172a的LTSID和LTS按锁存信号的定时进行锁存并且变成触发器171a和172a的输出。图11(c)示出触发器171a和172a的输出，S卩，输入触发器171b和 172b 的 LTSID 和 LTS。
[0112]另外，输入触发器171b和172b的LTSID和LTS按锁存信号的定时被锁存并且变成触发器171b和172b的输出。图11(d)示出触发器171b和172b的输出，即，从FIFO单元145输出的LTSID和LTS0
[0113]以此方式，从FIFO单元145以一个分组的延迟至两个分组的延迟连续输出从MUX单元143输入的LTSID和LTS。在图11中，阴影线区域指示没有指明值。
[0114]回头参照图10，除了 TS分离单元161和输出定时调节单元162-1、162-2和162-3之外，DEMUX单元144还包括两个触发器(锁存电路)173和174。与CAM模块200供应的合成流CTS的各个PID分组同步的TS同步信号TS Sync被作为锁存信号输入各触发器。
[0115]触发器173锁存从FIFO单元145供应的LTSID，并且与各个PID分组同步地输出与从CAM模块200接收的合成流CTS的各个PID分组对应的LTSID。另外，触发器174锁存从FIFO单元145供应的LTS，并且与各个PID分组同步地输出与从CAM模块200接收的合成流CTS的各个PID分组对应的LTS。
[0116]图12示出FIFO单元145和DEMUX单元144中各个单元的信号的时序图。像图11(a) —样，图12(g)示出从MUX单元143作为锁存信号输入的TS同步信号TS Sync0像图11 (b) —样，图12的(h)示出从MUX单元143输入到FIFO单元145的LTSID和LTS的示例。像图11的⑷一样，图12的⑴示出从FIFO单元145输出的LTSID和LTS。
[0117]图12的(c)示出从MUX单元143发送到CAM模块200的合成流CTS的各个PID分组(TSP)的示例。图12的(a)示出与合成流CTS同时地从MUX单元143发送到CAM模块200的TS同步信号TS Sync。图12的(b)示出与合成流CTS同时地从MUX单元143发送到CAM模块200的TS有效信号TS Valid。
[0118]另外，图12的(f)示出在DEMUX单元144处从CAM模块200接收的合成流CTS的各个PID分组(TSP)。合成流CTS是从MUX单元143发送到CAM模块200的合成流CTS并且延迟的延迟时间为从CAM模块200处的接收到发送。
[0119]在这个示例中，如以上提到的，在CAM模块200出现一个分组的延迟，在CAM模块200允许1.0个分组至2.0个分组的延迟范围内的抖动。在图12的(f)中示出的示例中，在合成流CTS的各PID分组中出现比1.0个分组延迟长的延迟(例如，1.6个分组)。图12的(d)示出DEMUX单元144与合成流CTS同时地从CAM模块200接收的TS同步信号TSSync。另外，图12的(e)示出DEMUX单元144与合成流CTS同时地从CAM模块200接收的TS有效信号TSValid。
[0120]从FIFO单元145输入DEMUX单元144的触发器173和174的LTSID和LTS按锁存信号的定时被锁存并且变成触发器173和174的输出。为此原因，从触发器173和174输出的LTSID和LTS对应于从CAM模块200接收的合成流CTS的各个PID分组并且还与各个PID分组同步。
[0121]图12的(j)示出从触发器173和174输出的LTSID和LTS。如在这个图中看到的，从触发器173和174输出的LTSID和LTS对应于从CAM模块200接收的合成流CTS的各个PID分组(参见图12的(f))并且还与各个PID分组同步。最终，由于触发器173和174的锁存处理，吸收了 CAM模块的延迟时间的抖动。
[0122]图13示出FIFO单元145和DEMUX单元144的详细构成的另一个示例。在这个示例中，在CAM模块200出现两个分组的延迟。严格意义上，在这个示例中，在CAM模块200允许2.0个分组至3.0个分组的延迟范围内的抖动。
[0123]FIFO单元145包括作为LTSID延迟单元的三个触发器(锁存电路)171a、171b和171c的串联电路，还包括作为LTS延迟单元的三个触发器(锁存电路)172a、172b和172c的串联电路。TS同步信号TS Sync被作为锁存信号从MUX单元143输入各触发器。由于FIFO单元145的这种构造，导致从FIFO单元145以两个分组的延迟至三个分组的延迟连续输出从MUX单元143输入的LTSID和LTS。
[0124]图14是FIFO单元145中各个单元的信号的时序图。图14的(a)示出作为锁存信号从MUX单元143输入的TS同步信号TS Sync。另外，图14的(b)示出从MUX单元143输入FIFO单元145 (即，触发器171a和172a)的LTSID和LTS的示例。
[0125]输入触发器171a和172a的LTSID和LTS按锁存信号的定时进行锁存并且变成触发器171a和172a的输出。图14的(c)示出触发器171a和172a的输出，即，输入触发器171b 和 172b 的 LTSID 和 LTS。
[0126]另外，输入触发器171b和172b的LTSID和LTS按锁存信号的定时进行锁存并且变成触发器171b和172b的输出。图14的(d)示出触发器171b和172b的输出，即，输入触发器171c和172c的LTSID和LTS。
[0127]另外，输入触发器171c和172c的LTSID和LTS按锁存信号的定时进行锁存并且变成触发器171c和172c的输出。图14的(e)示出触发器171c和172c的输出，即，从FIFO单元145输出的LTSID和LTS0
[0128]以此方式，从FIFO单元145以两个分组的延迟至三个分组的延迟连续输出从MUX单元143输入的LTSID和LTS。在图14中，阴影线区域指示没有指明值。
[0129]回头参照图13，除了 TS分离单元161和输出定时调节单元162_1、162_2和162-3之外，DEMUX单元144还包括两个触发器(锁存电路)173和174。与CAM模块200供应的合成流CTS的各个PID分组同步的TS同步信号TS Sync被作为锁存信号输入各触发器。
[0130]触发器173锁存从FIFO单元145供应的LTSID，并且与各个PID分组同步地输出与从CAM模块200接收的合成流CTS的各个PID分组对应的LTSID。另外，触发器174锁存从FIFO单元145供应的LTS，并且与各个PID分组同步地输出与从CAM模块200接收的合成流CTS的各个PID分组对应的LTS。
[0131]图15示出FIFO单元145和DEMUX单元144中各个单元的信号的时序图。像图14的(a) —样，图15的(g)示出从MUX单元143作为锁存信号输入的TS同步信号TS Sync。像图14的(b) —样，图15的(h)示出从MUX单元143输入FIFO单元145的LTSID和LTS的示例。像图14的(e) —样，图15的⑴示出从FIFO单元145输出的LTSID和LTS。
[0132]图15的(C)示出从MUX单元143发送到CAM模块200的合成流CTS的各个PID分组(TSP)的示例。图15的(a)示出与合成流CTS同时地从MUX单元143发送到CAM模块200的TS同步信号TS Sync。图15的(b)示出与合成流CTS同时地从MUX单元143发送到CAM模块200的TS有效信号TS Valid。
[0133]另外，图15的(f)示出DEMUX单元144从CAM模块200接收的合成流CTS的各个PID分组(TSP)。合成流CTS是从MUX单元143发送到CAM模块200的合成流CTS并且延迟的延迟时间为CAM模块200处从接收到发送。
[0134]在这个示例中，如以上提到的，在CAM模块200出现两个分组的延迟，在CAM模块200允许2.0个分组至3.0个分组的延迟范围内的抖动。在图15的(f)中示出的示例中，在合成流CTS的各PID分组中出现比2.0个分组延迟长的延迟(例如，2.6个分组)。图15的(d)示出在DEMUX单元144处与合成流CTS同时地从CAM模块200接收的TS同步信号TS Sync。另夕卜，图15的(e)示出在DEMUX单元144处与合成流CTS同时地从CAM模块200接收的TS有效信号TS Valid。
[0135]从FIFO单元145输入DEMUX单元144的触发器173和174的LTSID和LTS按锁存信号的定时锁存并且变成触发器173和174的输出。为此原因，从触发器173和174输出的LTSID和LTS对应于从CAM模块200接收的合成流CTS的各个PID分组并且还与各个PID分组同步。
[0136]图15的(j)示出从触发器173和174输出的LTSID和LTS。如在这个图中看到的，从触发器173和174输出的LTSID和LTS对应于从CAM模块200接收的合成流CTS的各个PID分组(参见图15的(f))并且还与各个PID分组同步。最终，由于触发器173和174的锁存处理，吸收了在CAM模块处的延迟时间的抖动。
[0137]如上所述，在图1中示出的接收系统10中，主机装置100使用对应于各个PID分组的LTSID和LTS处理从CAM模块200接收的合成流CTS，并且重构原始TS。在这种情况下，在主机装置100中，对应于各个PID分组的LTSID和LTS被FIFO单元145延迟一段时间并使用，延迟的时间对应于CAM模块200的延迟时间。
[0138]为此原因，主机装置100可适当地执行接收到的合成流CTS的各个PID分组的分派和输出定时的调节，可有利地重构原始TS。因此，可以有利地将多个TS作为一个流发送到CAM模块200以及从CAM模块200接收作为一个流的多个TS。
[0139]另外，在图1中示出的接收系统10中，主机装置100没有将诸如LTSID、LTS等信息添加到发送给CAM模块200的合成流CTS的各个PID分组。为此原因，可以保持与现有标准兼容。
[0140]<2.修改例 >
[0141]上述实施例示出以下示例:发送到CAM模块200的合成流CTS的各个PID分组的LTSID和LTS在主机装置100中的FIFO单元145被延迟并且使用。换句话讲，示例对应于图16的(I)的模式。
[0142]然而，可以考虑将图16的⑵至⑶的模式作为使用主机装置100中的FIFO单元145的延迟的模式。(2)的模式是以下示例:通过在TSP(PID分组)中的TS头部中的循环计数器(CC)字段中添加LTSID并且在主机装置100中的FIFO单元145延迟LTS和CC (CC字段的原始值)来使用LTSID、LTS和CC。
[0143]在这种情况下，在主机装置100中，基于向PID分组中添加的LTSID，将接收到的合成流CTS的各个PID分组分派给各个流。另外，在主机装置100中，接收到的合成流CTS的各个PID分组的CC字段的值被置换为FIFO单元145中被延迟的CC (CC字段的原始值)。另外，在主机装置100中，基于在FIFO单元145处延迟的LTS，在每个流中调节各个PID分组的输出定时，使得多个TS被重构。
[0144]图17示出TSP(PID分组)的结构。TSP具有188字节的固定长度。TSP的首四个字节是TS头部，后面的184个字节是分组的基本流(PES)分组净载荷。在TS头部中，8比特同步字(0X47)位于最前部，另外存在13比特PID，4比特CC字段在末尾。
[0145]回头参照图16，(3)的模式是以下使用LTSID、LTS和CC的示例:在TSP前方添加LTS作为预头部，向TSP中的TS头部中的CC字段添加LTSID，并且在主机装置100中的FIFO单元145只延迟CC (CC字段的原始值)。
[0146]在这种情况下，在主机装置100中，基于添加到PID分组中的LTSID，将接收到的合成流CTS的各个PID分组分派给各个流。另外，在主机装置100中，接收到的合成流CTS的各个PID分组的CC字段的值被置换成在FIFO单元145被延迟的CC (CC字段的原始值)。另外，在主机装置100中，基于添加到PID分组中的LTS，在每个流中调节各个PID分组的输出定时，使得多个TS被重构。
[0147](4)的模式是以下使用LTSID、LTS和CC的示例:在TSP后方添加LTS作为尾部，在TSP中的TS头部中的CC字段中添加LTSID，并且在主机装置100中的FIFO单元145只延迟CC (CC字段的原始值)。
[0148]在这种情况下，在主机装置100中，基于添加到PID分组中的LTSID，将接收到的合成流CTS的各个PID分组分派给各个流。另外，在主机装置100中，接收到的合成流CTS的各个PID分组的CC字段的值被置换成在FIFO单元145被延迟的CC (CC字段的原始值)。另外，在主机装置100中，基于添加到PID分组中的LTS，在每个流中调节各个PID分组的输出定时，使得多个TS被重构。
[0149](5)的模式是以下使用LTSID和LTS的示例:在TSP前方添加LTSID作为预头部并且在主机装置100中的FIFO单元145只延迟LTS。在这种情况下，在主机装置100中，基于添加到PID分组中的LTSID，将接收到的合成流CTS的各个PID分组分派给各个流。另夕卜，在主机装置100中，基于在FIFO单元145被延迟的LTS，在每个流中调节各个PID分组的输出定时，使得多个TS被重构。
[0150](6)的模式是以下使用LTSID和LTS的示例:在TSP后方添加LTSID作为尾部并且在主机装置100中的FIFO单元145只延迟LTS。在这种情况下，在主机装置100中，基于添加到PID分组中的LTSID，将接收到的合成流CTS的各个PID分组分派给各个流。另外，在主机装置100中，基于在FIFO单元145被延迟的LTS，在每个流中调节各个PID分组的输出定时，使得多个TS被重构。
[0151](7)的模式是以下使用LTSID和LTS的示例:在TSP前方添加LTS作为预头部并且在主机装置100中的FIFO单元145只延迟LTSID。在这种情况下，在主机装置100中，基于在FIFO单元145延迟的LTSID，将接收到的合成流CTS的各个PID分组分派给各个流。另夕卜，在主机装置100中，基于在添加到PID分组中的LTS，在每个流中调节各个PID分组的输出定时，使得多个TS被重构。
[0152](8)的模式是以下使用LTSID和LTS的示例:在TSP后方添加LTS作为尾部并且在主机装置100中的FIFO单元145只延迟LTSID。在这种情况下，在主机装置100中，基于在FIFO单元145延迟的LTSID，将接收到的合成流CTS的各个PID分组分派给各个流。另夕卜，在主机装置100中，基于在添加到PID分组中的LTS，在每个流中调节各个PID分组的输出定时，使得多个TS被重构。
[0153]图18示出与上述(2)的模式对应的Cl控制器104A的构造示例。在图18中，用相同的符号指示对应于图2的部分，适当地省略详细描述。控制器104A包括LTS添加器141-1、141-2 和 141-3 和 PID 过滤器 142-1、142-2 和 142-3。另外，控制器 104A 包括 MUX单元 143A、DEMUX 单元 144A 和 FIFO 单元 145A。
[0154]MUX单元143A通过组合了5 0^1、了52和了53)的PID分组，产生一个流(S卩，合成流CTS)。另外，MUX单元143A通过Cl将合成流CTS的PID分组顺序地发送到CAM模块200。
[0155]另外，MUX单元143A在发送到CAM模块200的合成流CTS的各个PID分组的头部中的CC字段中添加LTSID。这些LTSID是用于识别各个PID分组的原始TS的流识别信息，并且当产生合成流CTS时产生和使用这些LTSID。
[0156]另外，根据各个PID分组的发送定时，MUX单元143A向FIFO单元145输出和供应与发送到CAM模块200的合成流CTS的各个PID分组对应的LTS和CC (CC字段的原始值)。LTS是代表原始TS中的各PID分组的时间位置的时间信息，例如，分别使用如上所述的LTS添加器141-1、141-2和141-3添加的LTS0
[0157]图19示出MUX单元143A的构造示例。在图19中，用相同的符号指示对应于图3的部分，适当地省略对这些部分的详细描述。MUX单元143A包括LTS分离单元151-1、151-2和151-3以及TS多路复用单元152A。LTS分离单元151-1、151-2和151-3分别将LTS与TS(TS1、TS2和TS3)的各个PID分组分离。然后，LTS分离单元151-1、151-2和151-3输出由没有被添加LTS的各个PID分组组成的TS(TS1、TS2和TS3)，并且还输出已经被添加到各个PID分组的LTS。
[0158]TS多路复用单元152A通过组合分别从LTS分离单元151_1、151_2和151-3输出的TS(TS1、TS2和TS3)的各个PID分组来产生合成流CTS。例如，TS (TSU TS2和TS3)的各个PID分组被暂时存储在图中未示出的双端口存储器中，被按时间次序取出，进行组合。TS多路复用单元152A通过Cl将合成流CTS的各个PID分组顺序地发送到CAM模块200。
[0159]另外，TS多路复用单元152A产生用于识别发送到CAM模块200的合成流CTS的各个PID分组的原始TS的LTSID，并且把LTSID添加到各个PID分组的头部中的CC字段中。然后，TS多路复用单元152A根据各个PID分组的发送定时，顺序地输出作为各个PID分组的CC字段的初始值的CC，并且将CC发送到FIFO单元145。另外，TS多路复用单元152A根据各个PID分组的发送定时，使用从LTS分离单元151-1、151-2和151-3输出的LTS顺序地输出与各个PID分组对应的LTS，并且将输出的LTS发送到FIFO单元145。
[0160]回头参照图18，FIFO单元145A延迟地输出按顺序从MUX单元143输出的LTS和CC,延迟时间量与在CAM模块200处从接收合成流CTS至发送合成流CTS的延迟时间对应。由微处理器101控制FIFO单元145A处的延迟时间。
[0161]DEMUX单元144A接收CAM模块200发送的合成流CTS。然后，DEMUX单元144基于添加到各个PID分组中的LTSID和对应于各个PID分组并且从FIFO 145A延迟输出的LTS和CC，处理接收到的合成流的各个PID分组。
[0162]换句话讲，DEMUX单元144A根据LTSID将接收到的合成流的各个PID分组分派给各个流。另外，DEMUX单元144把接收到的合成流CTS的各个PID分组的CC字段的值置换成CC (CC字段的原始值)。另外，DEMUX单元144A根据LTS将各个PID分组置于各个被分派流中的时间位置，从而重构TS(TS1、TS2和TS3)。
[0163]图20示出DEMUX单元144A的构造示例。在图20中，用相同的符号指示对应于图4的部分，适当地省略对这些部分的详细描述。DEMUX单元144A包括TS分离/CC替代单元161A和输出定时调节单元162-1、162-2和162-3。
[0164]TS分离/CC替代单元161A基于添加到各个PID分组中的LTSID，将从CAM模块200接收的合成流的各个PID分组分派给各个流。另外，TS分离/CC替代单元161A把分派给各个流的各个PID分组的CC字段的值置换成从FIFO单元145延迟输出的CC (CC字段的原始值)。
[0165]输出定时调节单元162-1、162-2和162-3根据对应于各个PID分组以及从FIFO单元145延迟输出的LTS，将各个PID分组置于各个流中的时间位置。然后，输出定时调节单元162-1、162-2和162-3分别输出重构的TS(TS1、TS2和TS3)。
[0166]将描述图18中示出的Cl控制器104的操作。解调器103_1、103_2和103_3 (参见图1)供应的TS(TS1、TS2和TS3)被分别供应到LTS添加器141-1、141-2和141-3。在LTS添加器141-1、141-2和141-3，对应于输入时间的LTS被分别添加到输入的TS (TSUTS2和TS3)的各个PID分组(TSP)中。
[0167]其中LTS被添加到各个PID分组中的TS(TS1、TS2和TS3)被分别供应到PID过滤器142-1、142-2和142-3。在PID过滤器142-1、142-2和142-3，执行过滤，以分别从TS (TSl、TS2和TS3)中排除未选择的服务信道的PID数据分组。
[0168]经过滤之后的TS(TS1、TS2和TS3)被供应到MUX单元143A。在MUX单元143A，其中被去除了 LTS的TS(TS1、TS2和TS3)的各个PID分组被组合，使得产生了合成流CTS。此时，在MUX单元143A，在各个PID分组的头部中的CC字段中添加LTSID。如上所述，LTSID是用于识别各PID分组的原始TS的流识别信息，并且是当产生合成流CTS时产生的。
[0169]另外，从MUX单元143，根据被发送到CAM模块200的合成流CTS的各个PID分组的发送定时，输出对应于各个PID分组的LTS和CC (CC字段的原始值)，并且将它们供应到FIFO单元145。LTS是代表原始TS中的每个PID分组的时间位置的时间信息，例如，如上所述LTS添加器141-1、141-2和141-3添加的LTS被分别使用。
[0170]从MUX单元143A按顺序输出的LTS和CC被供应到FIFO单元145A。从FIFO单元145A延迟输出从MUX单元143按顺序输出的LTS和LTSID，延迟时间量与在CAM模块200处从接收合成流CTS至发送合成流CTS的延迟时间对应。
[0171]按顺序从FIFO单元145A输出的LTS和CC被供应到DEMUX单元144A。在DEMUX单元144A，接收通过Cl从CAM模块200发送的合成流CTS。由于如上所述设置FIFO单元145A的延迟时间，因此根据各个PID分组的接收定时，与合成流CTS的各个PID分组对应的LTS和CC被从FIFO单元145A供应到DEMUX单元144A。
[0172]在DEMUX单元144A，根据对应于各个PID分组的LTSID，合成流CTS的PID分组被分派给各个流。另外，各个PID分组的CC字段的值被置换为在FIFO单元145A被延迟的CC (CC字段的原始值)。另外，在DEMUX单元144，调节输出定时，使得根据对应于各个PID分组的LTS，各个PID分组被置于被分派的各个流中的时间位置，并且得到重构的TS(TS1、TS2 和 TS3)。
[0173]将省略对与(3)至⑶的模式对应的Cl控制器的构造的详细描述。像与(I)和
(2)的模式对应的上述构造示例中一样，在与⑶至⑶的模式对应的构造中，LTS、LTSID、CC等被FIFO单元延迟，在LTS、LTSID、CC等被延迟的情况下处理接收到的合成流CTS的各个PID分组。
[0174]上述实施例示出以下示例:LTS是与Cl控制器104的输入时间对应的绝对时间。然而，还可以考虑将LTS设置成相对时间，如以下将描述的。LTS的必要比特数的计算在绝对时间的情况下涉及CAM模块200的最大延迟调节，但在相对时间的情况下不涉及CAM模块200的最大延迟调节。
[0175]将描述寻找对应于各PID分组的LTS (相对时间)并且在重构时使用LTS (相对时间)进行定时调节的方法。图21示意性示出寻找对应于各PID分组的LTS (相对时间)的方法。为了方便描述，附图示出两个TS(TSIN I和TSIN 2)的示例。“A1”、“A2”…表示构成TS TSINl的PID分组。另外，“Β1”、“Β2”…表示构成TS TSIN2的PID分组。
[0176]例如，添加到PID分组“Al”中的LTS (相对时间)被认为是从PID分组输入输入缓冲器的时间到PID分组实际在MUX单元143中组合的时间的延迟时间delay_al。另外，例如，添加到PID分组“B2”中的LTS (相对时间)被认为是从PID分组输入输入缓冲器的时间到PID分组实际在MUX单元143中组合的时间的延迟时间delay_b2。尽管省略了详细描述，但对于其它PID分组，也是如此。
[0177]图22示意性示出在重构时使用LTS(相对时间)进行定时调节。为了方便描述，附图示出两个TS(TS0UT I和TSOUT 2)的示例。像上述图21中一样，“A1”、“A2”…表示构成重构的TSTS0UTI的PID分组。另外，“Β1”、“Β2”…表示构成重构的TSTS0UT2的PID分组。
[0178]例如，把解复用的PID分组“Al”延迟“DELAY-delay_al”，从而按定时进行调节。这里，“DELAY”是固定延迟，其值至少等于或大于LTS (相对时间)的最大值。另外，例如，把解复用的PID分组“B2”延迟“DELAY-delay_b2”，从而按定时进行调节。尽管省略了详细描述，但对于其它PID分组，也是如此。
[0179]在上述实施例中，主机装置100包括三个调谐器102-1、102-2和102_3并且处理三个TS(TS1、TS2和TS3)。同样地，还可以将本技术应用于处理四个或更多个TS的情况或处理两个TS的情况。
[0180]另外，上述实施例示出以下示例:主机装置100从通过DVB-CI公共接口或Cl+公共接口连接的CAM模块200接收合成流以及将合成流发送到该CAM模块200。然而，还可以将本技术应用于以有线或无线方式在主机装置和另一外部装置之间进行此合成流的发送和接收的情况。
[0181]另外，本技术还可如下地配置。
[0182](I) 一种电子装置，所述电子装置包括:
[0183]合成流产生单元,被构造成通过组合多个传输流的传输流分组,产生合成流；
[0184]流发送单元，被构造成向外部装置发送产生的所述合成流；
[0185]处理信息输出单元，被构造成根据所述合成流的所述传输流分组中的每一个的发送定时，输出用于处理所述传输流分组中的每一个的处理信息；
[0186]处理信息延迟单元，被构造成将输出的所述处理信息延迟一定时间量输出，延迟的时间量对应于在所述外部装置接收所述合成流至发送所述合成流的延迟时间；
[0187]流接收单元，被构造成从所述外部装置接收所述合成流；以及
[0188]处理单元，被构造成基于延迟输出的并且与接收到的所述合成流的所述传输流分组中的每一个对应的所述处理信息，处理所述传输流分组中的每一个。
[0189](2)根据(I)所述的电子装置，
[0190]其中，用于处理所述传输流分组中的每一个的所述处理信息包括时间信息，所述时间信息代表所述传输流分组中的每一个在所述传输流分组中的每一个的原始传输流中的时间位置，
[0191]所述处理单元通过以下方式来重构所述多个传输流:根据与接收到的所述合成流的传输流分组中的每一个对应的所述时间信息，将所述传输流分组中的每一个置于一个流中分派给所述传输流分组的的每一个的时间位置处。
[0192](3)根据⑵所述的电子装置，
[0193]其中，用于处理所述传输流分组中的每一个的所述处理信息还包括用于识别所述传输流分组中的每一个的原始传输流的流识别信息，
[0194]所述处理单元根据与接收到的所述合成流的传输流分组中的每一个对应的所述流识别信息，将所述传输流分组中的每一个分派给各个流。
[0195](4)根据⑵所述的电子装置，还包括:
[0196]识别信息添加单元，被构造成向产生的所述合成流的传输流分组中的每一个中添加用于识别原始传输流的流识别信息；
[0197]识别信息获取单元，被构造成从接收到的所述合成流的传输流分组中的每一个中获取所述流识别信息，
[0198]其中，所述处理单元根据从接收到的所述合成流的传输流分组中的每一个获取的所述流识别信息，将所述传输流分组中的每一个分派给各个流。
[0199](5)根据(4)所述的电子装置，
[0200]其中，所述识别信息添加单元将所述流识别信息插入所述传输流分组的头部中的循环计数器字段中，
[0201]用于处理所述传输流分组中的每一个的所述处理信息包括所述传输流分组的所述头部中的所述循环计数器字段的原始值，以及
[0202]所述处理单元把接收到的所述合成流的各个传输流分组的头部中的所述循环计数器字段的值置换为与所述各个传输流分组对应的所述循环计数器字段的原始值。
[0203](6)根据⑴至(5)中的任一项所述的电子装置，还包括:
[0204]延迟控制单元，被构造成基于关于从在所述外部装置处接收所述合成流至发送所述合成流的延迟时间的信息，控制在所述处理信息延迟单元处的延迟时间。
[0205](7)根据(6)所述的电子装置，其中，所述延迟控制单元通过与所述外部装置通信，获取关于在所述外部装置处接收所述合成流至发送所述合成流的延迟时间的信息。
[0206](8)根据⑴至(7)中的任一项所述的电子装置，
[0207]其中，所述流发送单元通过DVB-CI公共接口或Cl+公共接口将所述合成流发送到所述外部装置，
[0208]所述外部装置是执行解扰处理的条件接入模块。
[0209](9)根据⑴所述的电子装置，
[0210]其中，用于处理所述传输流分组中的每一个的所述处理信息包括用于识别所述传输流分组中的每一个的原始传输流的流识别信息，
[0211]所述处理单元通过以下方式来重构所述多个传输流:根据延迟输出的并且与接收到的所述合成流的所述传输流分组中的每一个对应的所述流识别信息将所述传输流分组中的每一个分派给各个流。
[0212](10)根据⑴所述的电子装置，还包括:
[0213]识别信息添加单元，被构造成将用于识别原始传输流的流识别信息插入产生的所述合成流的所述传输流分组中的每一个的头部中的循环计数器字段中；
[0214]识别信息获取单元，被构造成从接收到的所述合成流的所述传输流分组中的每一个中获取所述流识别信息，
[0215]其中，用于处理所述传输流分组的所述处理信息包括所述传输流分组中的每一个的头部中的所述循环计数器字段的原始值，以及
[0216]所述处理单元用接收到的所述合成流的所述传输流分组中的每一个的头部中的所述循环计数器字段的值替代与所述传输流分组中的每一个对应的所述循环计数器字段的原始值，并且通过根据从接收到的所述合成流的所述传输流分组中的每一个获取的所述流识别信息将所述传输流分组中的每一个分派给各个流来重构所述多个传输流。
[0217](11) 一种在电子装置中发送和接收流的方法，所述方法包括:
[0218]合成流产生步骤，组合多个传输流的传输流分组，以产生合成流；
[0219]流发送步骤，向外部装置发送产生的所述合成流；
[0220]处理信息输出步骤，根据所述合成流的所述传输流分组中的每一个的发送定时，输出用于处理所述传输流分组中的每一个的处理信息；
[0221]处理信息延迟步骤，将输出的所述处理信息延迟一定时间量输出，延迟的时间量对应于在所述外部装置处接收所述合成流至发送所述合成流的延迟时间；
[0222]流接收步骤，从所述外部装置接收所述合成流；以及
[0223]处理步骤，基于延迟输出的并且与接收到的所述合成流的所述传输流分组中的每一个对应的所述处理信息,处理所述传输流分组中的每一个。
[0224](12) 一种致使计算机用作以下装置的程序:
[0225]合成流产生装置，用于通过组合多个传输流的传输流分组来产生合成流；
[0226]流发送装置，用于向外部装置发送产生的所述合成流；
[0227]处理信息输出装置，根据所述合成流的所述传输流分组中的每一个的发送定时，输出用于处理所述传输流分组中的每一个的处理信息；
[0228]处理信息延迟装置，用于将输出的所述处理信息延迟一定时间量输出，延迟的时间量对应于在所述外部装置处接收所述合成流至发送所述合成流的延迟时间；
[0229]流接收装置，用于从所述外部装置接收所述合成流；以及
[0230]处理单元装置，基于延迟输出的并且与接收到的所述合成流的所述传输流分组中的每一个对应的所述处理信息，处理所述传输流分组中的每一个。
[0231](13) 一种主机装置，所述主机装置包括:
[0232]流发送单元，被构造成向外部装置发送合成流，所述合成流是通过组合多个流的分组得到的；
[0233]处理信息延迟单元，被构造成将用于处理所述合成流的分组中的每一个的处理信息延迟一定时间量输出，延迟的时间量对应于在所述外部装置处接收所述合成流至发送所述合成流的延迟时间；以及
[0234]处理单元，被构造成基于延迟输出的所述处理信息，处理从所述外部装置接收的所述合成流的分组中的每一个。
[0235](14)根据(13)所述的主机装置，
[0236]其中，所述流是传输流，以及
[0237]所述分组是传输流分组。
[0238](15)根据(13)或(14)所述的主机装置，还包括:
[0239]流获取单元，被构造成获取所述多个流；以及
[0240]分组选择单元，被构造成从获取的多个流中的每一个流中选择预定分组，
[0241 ] 其中，选择的所述分组被包括在所述合成流中。
[0242](16) 一种在主机装置中发送和接收流的方法，所述方法包括:
[0243]向外部装置传输合成流，所述合成流是通过组合多个流的分组得到的；
[0244]将用于处理所述合成流的分组中的每一个的处理信息延迟一定时间量输出，延迟的时间量对应于在所述外部装置处接收所述合成流至发送所述合成流的延迟时间；以及
[0245]基于延迟输出的所述处理信息，处理从所述外部装置接收的所述合成流的分组中的每一个。
[0246]参考符号列表
[0247]10接收系统
[0248]100主机装置
[0249]101微处理器
[0250]102-1 至 102-3 调谐器
[0251]103-1 至 103-3 解调器
[0252]104和104A通信接口(Cl)控制器
[0253]105-1 至 105-3 解复用器
[0254]106-1 至 106-3 MPEG 解码器
[0255]141-1 至 141-3 LTS 添加器
[0256]142-1 至 142-3 PID 过滤器
[0257]143和143A多路复用(MUX)单元
[0258]144 和 144A 解复用(DEMUX)单元
[0259]145 和 145A FIFO 单元
[0260]151-1 至 151-3 LTS 分离单元
[0261]152和152A TS多路复用单元
[0262]161 TS分离单元
[0263]16IA TS分离/CC替代单元
[0264]162-1至162-3输出定时调节单元
[0265]171a、171b、171c、172a、172b、172c、173 和 174 触发器
[0266]200 CAM 模块
[0267]201微处理器
[0268]202解扰器
【权利要求】
1.一种电子装置，包括: 合成流产生单元，被构造成通过组合多个传输流的传输流分组，产生合成流； 流发送单元，被构造成向外部装置发送产生的所述合成流； 处理信息输出单元，被构造成根据所述合成流的所述传输流分组中的每一个的发送定时，输出用于处理所述传输流分组中的每一个的处理信息； 处理信息延迟单元，被构造成将输出的所述处理信息延迟一定时间量输出，延迟的时间量对应于在所述外部装置接收所述合成流至发送所述合成流的延迟时间； 流接收单元，被构造成从所述外部装置接收所述合成流；以及处理单元，被构造成基于延迟输出的并且与接收到的所述合成流的所述传输流分组中的每一个对应的所述处理信息，处理所述传输流分组中的每一个。
2.根据权利要求1所述的电子装置， 其中，用于处理所述传输流分组中的每一个的所述处理信息包括时间信息，所述时间信息代表所述传输流分组中的每一个在所述传输流分组中的每一个的原始传输流中的时间位置， 所述处理单元通过以下方式来重构所述多个传输流:根据与接收到的所述合成流的传输流分组中的每一个对应的所述时间信息，将所述传输流分组中的每一个置于一个流中分派给所述传输流分组的的每一个的时间位置处。
3.根据权利要求2所述的电子装置， 其中，用于处理所述传输流分组中的每一个的所述处理信息还包括用于识别所述传输流分组中的每一个的原始传输流的流识别信息， 所述处理单元根据与接收到的所述合成流的传输流分组中的每一个对应的所述流识别信息，将所述传输流分组中的每一个分派给各个流。
4.根据权利要求2所述的电子装置，还包括: 识别信息添加单元，被构造成向产生的所述合成流的传输流分组中的每一个中添加用于识别原始传输流的流识别信息； 识别信息获取单元，被构造成从接收到的所述合成流的传输流分组中的每一个中获取所述流识别信息， 其中，所述处理单元根据从接收到的所述合成流的传输流分组中的每一个获取的所述流识别信息，将所述传输流分组中的每一个分派给各个流。
5.根据权利要求4所述的电子装置， 其中，所述识别信息添加单元将所述流识别信息插入所述传输流分组的头部中的循环计数器字段中， 用于处理所述传输流分组中的每一个的所述处理信息包括所述传输流分组的所述头部中的所述循环计数器字段的原始值，以及 所述处理单元把接收到的所述合成流的各个传输流分组的头部中的所述循环计数器字段的值置换为与所述各个传输流分组对应的所述循环计数器字段的原始值。
6.根据权利要求1所述的电子装置，还包括: 延迟控制单元，被构造成基于关于从在所述外部装置处接收所述合成流至发送所述合成流的延迟时间的信息，控制在所述处理信息延迟单元处的延迟时间。
7.根据权利要求6所述的电子装置，其中，所述延迟控制单元通过与所述外部装置通信，获取关于在所述外部装置处接收所述合成流至发送所述合成流的延迟时间的信息。
8.根据权利要求1所述的电子装置， 其中，所述流发送单元通过DVB-CI公共接口或Cl+公共接口将所述合成流发送到所述外部装置， 所述外部装置是执行解扰处理的条件接入模块。
9.根据权利要求1所述的电子装置， 其中，用于处理所述传输流分组中的每一个的所述处理信息包括用于识别所述传输流分组中的每一个的原始传输流的流识别信息， 所述处理单元通过以下方式来重构所述多个传输流:根据延迟输出的并且与接收到的所述合成流的所述传输流分组中的每一个对应的所述流识别信息将所述传输流分组中的每一个分派给各个流。
10.根据权利要求1所述的电子装置，还包括: 识别信息添加单元，被构造成将用于识别原始传输流的流识别信息插入产生的所述合成流的所述传输流分组中的每一个的头部中的循环计数器字段中； 识别信息获取单元，被构造成从接收到的所述合成流的所述传输流分组中的每一个中获取所述流识别信息， 其中，用于处理所述传输流分组的所述处理信息包括所述传输流分组中的每一个的头部中的所述循环计数器字段的原始值，以及 所述处理单元用接收到的所述合成流的所述传输流分组中的每一个的头部中的所述循环计数器字段的值替代与所述传输流分组中的每一个对应的所述循环计数器字段的原始值，并且通过根据从接收到的所述合成流的所述传输流分组中的每一个获取的所述流识别信息将所述传输流分组中的每一个分派给各个流来重构所述多个传输流。
11.一种在电子装置中发送和接收流的方法，所述方法包括: 合成流产生步骤，组合多个传输流的传输流分组，以产生合成流； 流发送步骤，向外部装置发送产生的所述合成流； 处理信息输出步骤，根据所述合成流的所述传输流分组中的每一个的发送定时，输出用于处理所述传输流分组中的每一个的处理信息； 处理信息延迟步骤，将输出的所述处理信息延迟一定时间量输出，延迟的时间量对应于在所述外部装置处接收所述合成流至发送所述合成流的延迟时间； 流接收步骤，从所述外部装置接收所述合成流；以及 处理步骤，基于延迟输出的并且与接收到的所述合成流的所述传输流分组中的每一个对应的所述处理信息，处理所述传输流分组中的每一个。
12.—种致使计算机用作以下装置的程序: 合成流产生装置，用于通过组合多个传输流的传输流分组来产生合成流； 流发送装置，用于向外部装置发送产生的所述合成流； 处理信息输出装置，根据所述合成流的所述传输流分组中的每一个的发送定时，输出用于处理所述传输流分组中的每一个的处理信息； 处理信息延迟装置，用于将输出的所述处理信息延迟一定时间量输出，延迟的时间量对应于在所述外部装置处接收所述合成流至发送所述合成流的延迟时间； 流接收装置，用于从所述外部装置接收所述合成流；以及 处理单元装置，基于延迟输出的并且与接收到的所述合成流的所述传输流分组中的每一个对应的所述处理信息,处理所述传输流分组中的每一个。
13.—种主机装置,包括: 流发送单元，被构造成向外部装置发送合成流，所述合成流是通过组合多个流的分组得到的； 处理信息延迟单元，被构造成将用于处理所述合成流的分组中的每一个的处理信息延迟一定时间量输出，延迟的时间量对应于在所述外部装置处接收所述合成流至发送所述合成流的延迟时间；以及 处理单元，被构造成基于延迟输出的所述处理信息，处理从所述外部装置接收的所述合成流的分组中的每一个。
14.根据权利要求13所述的主机装置， 其中，所述流是传输流，以及 所述分组是传输流分组。
15.根据权利要求13所述的主机装置，还包括: 流获取单元，被构造成获取所述多个流；以及 分组选择单元，被构造成从获取的多个流中的每一个流中选择预定分组， 其中，选择的所述分组被包括在所述合成流中。
16.一种在主机装置中发送和接收流的方法，所述方法包括: 向外部装置传输合成流，所述合成流是通过组合多个流的分组得到的； 将用于处理所述合成流的分组中的每一个的处理信息延迟一定时间量输出，延迟的时间量对应于在所述外部装置处接收所述合成流至发送所述合成流的延迟时间；以及 基于延迟输出的所述处理信息，处理从所述外部装置接收的所述合成流的分组中的每一个。
【文档编号】H04N21/236GK104350754SQ201380029417
【公开日】2015年2月11日 申请日期:2013年6月7日 优先权日:2012年6月11日
【发明者】平山雄一, 冈田谕志, 池田保, 岸本直道 申请人:索尼公司