一种基于sdram帧存的字符发生器的制造方法
【专利摘要】本发明属于图形产生【技术领域】，涉及一种基于同步动态随机访问存储器SDRAM的字符发生器，包括相连的数字处理器和可编程逻辑器件及两个帧存器件。其中数字处理器包括第一帧存控制器，可编程逻辑器件包括开关模块、第二帧存控制器、帧控交联模块、第一缓冲器件、第二缓冲器件、标记处理模块。其中开关模块与第一帧存控制器、第二帧存控制器、第一帧存器件、第二帧存器件相连；帧控交联模块与第二帧存控制器相连；第一缓冲器与第二帧存控制器相连；标记处理模块以及第二缓冲器件与第二帧存控制器连接成回路。应用发明字符发生器：可以显著地减少硬件电路规模，提高了电路的可靠性和帧存操作速率，并且支持高分辨率图形产生。
【专利说明】一种基于SDRAM帧存的字符发生器
【技术领域】
[0001]本发明属于图形产生【技术领域】，涉及一种基于同步动态随机访问存储器SDRAM的字符发生器。
【背景技术】
[0002]字符发生器是液晶显示器配套的一个重要部件，由多种数字电路器件组合而成，主要功能是根据作图指令、作图参数、数据，运用各种数字处理技术，实时生成图形字符画面数据，以供液晶显示器显示。现有的字符发生器一般采用数字处理器件DSP、可编程逻辑器件FPGA以及随机访问存储器SRAM作为主处理部件，数字处理器运行作图算法程序，负责生成图形字符数据，可编程逻辑器件作为协处理器协助完成复杂图形字符数据的生成，随机访问存储器作为帧存器件用于暂存图形字符数据。
[0003]随着技术的发展，液晶显示器的分辨率越来越高，需要显示的画面内容也越来越复杂，对字符图形产生技术的要求越来越高。目前已有的字符发生器存在以下缺陷:难以满足高分辨率和实时性应用需求，往往存在画面显示不够流畅，电路帧存模块过于庞大，实现效率低，灵活性差，可靠性低、应用维护困难等诸多局限。当图形分辨率提高至1600X1200时，目前常用的帧存器件SRAM由于存在速度和容量的限制，难以满足应用要求。
【发明内容】
[0004]本发明的目的旨在提供一种硬件结构简单、适应性强、可靠性高、能支持高分辨率液晶显示的字符发生器。
[0005]为了适应机载座舱液晶显示器向大屏幕高分辨率发展的趋势，对现有的技术方案进行改进，采用同步动态随机访问存储器SDRAM器件作为帧存器件，显著减少帧存模块的规模，利用可编程逻辑器件对SDRAM器件进行读写控制，并与DSP配合实时生成显示数据。
[0006]本发明的技术方案:一种基于SDRAM帧存的字符发生器，包括相连的数字处理器和可编程逻辑器件，其特征在于:所述可编程逻辑器件相连设有第一帧存器件和第二帧存器件，所述数字处理器设有第一帧存控制器，可编程逻辑器件设有开关模块、第二帧存控制器、帧控交联模块、第一缓冲器件、第二缓冲器件、标记处理模块，其中开关模块与第一帧存控制器、第二帧存控制器、第一帧存器件、第二帧存器件相连控制切换；帧控交联模块与第二帧存控制器相连；第一缓冲器与第二帧存控制器相连；标记处理模块以及第二缓冲器件与第二帧存控制器连接成回路，第一缓冲器件输出字符图像。
[0007]进一步地，第一帧存器件和第二帧存器件的一个数据单元对应显示器的两个像素。
[0008]更进一步地，所述第二帧存控制器对帧存采取两种突发操作模式，所对应的突发操作数据长度分别为512个地址单元和288个地址单元。
[0009]进一步地，所述第一缓冲器件和第二缓冲器件采用先进先出缓存器件，且第二缓冲器的读写时钟和帧存器件采用同一操作时钟。
[0010]进一步地，所述开关模块为二选一逻辑器件。
[0011]应用本发明的有益效果:该字符发生器将图形运算结果连同标记信息写入SDRAM帧存，可编程器件FPGA作为DSP的协处理器，协助完成像素清零、填充、翻转等三种回写操作，可以显著地减少硬件电路规模，提高帧存的操作速率，并且支持1600X1200高分辨率图形产生。像素回写采用流水线技术实现，进一步提高了电路的可靠性，满足液晶显示器1600X1200分辨率画面实时显示需求。
【专利附图】
【附图说明】
[0012]图1是本发明字符发生器的原理框图。
【具体实施方式】
[0013]以下便结合实施例附图，对本发明的【具体实施方式】作进一步的详述，以使本发明技术方案更易于理解、掌握。
[0014]请参阅图1，其是本发明字符发生器的原理框图。所述字符发生器包括相连的数字处理器I和可编程逻辑器件2，还包括两个均与可编程逻辑器件2相连的第一帧存器件3和第二帧存器件4。其中，所述数字处理器I包括第一帧存控制器8，可编程逻辑器件2包括开关模块10、第二帧存控制器9、帧控交联模块11、第一缓冲器件5、第二缓冲器件6、标记处理模块7。其中，开关模块10与第一帧存控制器8、第二帧存控制器9、第一帧存器件3、第二帧存器件4相连；帧控交联模块11与第二帧存控制器9相连；第一缓冲器5与第二帧存控制器9相连；标记处理模块7以及第二缓冲器6与第二帧存控制器9连接成回路。
[0015]所述第一帧存器件和第二帧存器件一行包括512个地址单元，一个地址单元存放液晶显示器沿扫描方向上的两个连续像素，可以有效降低标记模块的处理速度，以提高字符发生器的可靠性。本实施方式中，液晶显示器一行对应1600个像素数据，需SDRAM帧存中800个地址单元存放。所述第二帧存控制器对SDRAM帧存采用两种突发操作模式，所对应的数据长度分别为512个地址单元和288个地址单元。程序中将一行1600个像素数据和SDRAM中的两行地址单元对应，其中第一行512个地址单元对应前1024个像素数据，第二行前288个地址单元对应后576个像素数据，后224个地址单元舍弃。这样总共需2400行存放一帧画面数据。
[0016]针对一行数据，需完成突发读和突发写两个步骤，每次突发读、写需分两次进行，第一次完成512个数据突发操作，第二次完成288个数据突发操作。一个行周期内共需完成四次突发操作，前两次分别为512突发读操作和288突发读操作；后两次分别为512突发写操作和288突发写操作。由帧控交联模块产生突发操作启动信号sys_ADSn、读写控制信号sys_R_Wn、突发长度标志信号sys_BLS，以作为第二帧存控制器的顶层控制信号。sys_ADSn信号为‘0’时通知第二帧存控制器开始发起一次突发操作；sys_R_Wn为‘0’时通知第二帧存控制器此次突发操作为写操作，为‘I’时代表此次突发操作为读操作；sys_BLS为‘0’时代表此次突发操作为512地址单元数据突发，为‘I’时代表此次突发操作为288地址单元数据突发。
[0017]数字信号处理器将需要显示的画面数据连同标记信息写入SDRAM帧存。所述标记处理模块对从SDRAM帧存中读出的颜色数据按标记信息进行处理，标记处理按照流水线操作方式进行，流水线分为标记和颜色寄存、标记处理、回写数据生成等三个阶段:标记和颜色寄存阶段对标记信息和像素颜色值进行寄存。标记处理阶段对标记信息进行判断，按照预先制定的规则对不同的标记组合按不同的方式进行回写，回写方式主要有三类:一类是清零方式，回写的数据为O ;另一类是填充方式，回写的数据为寄存的颜色值；第三类为翻转方式，回写的数据为对寄存的颜色值做位运算后形成的另一种颜色值。回写数据生成阶段送出所需回写的像素数据。
[0018]所述第一缓冲器件和第二缓冲器件采用先进先出缓存器件，由可编程逻辑器件采用内部资源生成，且第二缓冲器和帧存器件采用同一操作时钟，以保证帧存器件突发操作时段内写入数据的完整性和正确性。对于从SDRAM帧存中读出的数据，复制成两路进行处理，一路通过第一缓冲器进行时钟域变换送出显示，一路经过标记处理模块处理后存入第二缓冲器中，当第二缓冲器中存满800个数据(对应1600个像素数据)之后，随即开始发起突发写操作，将第二缓冲器中的数据回写入SDRAM中。
[0019]本发明字符发生器实际工作时，第一帧存控制器和第二帧存控制器在开关模块的控制下对第一帧存器件和第二帧存器件以乒乓方式进行交替控制，以开关模块内部生成的SET信号为切换标志更替操作权，当SET为‘0’时，第一帧存控制器对第一帧存器件进行操作，第二帧存控制器对第二帧存器件进行操作；当SET为‘I’时，第一帧存控制器对第二帧存器件进行操作，第二帧存控制器对第一帧存器件进行操作。
[0020]综上所述本发明字符发生器将图形运算结果连同标记信息写入SDRAM帧存，可编程器件FPGA作为DSP的协处理器，协助完成像素清零、填充、翻转等三种回写操作，可以显著地减少硬件电路规模，提高帧存的操作速率，并且支持1600X1200高分辨率图形产生。而且像素回写采用流水线技术实现，进一步提高了电路的可靠性，满足液晶显示器1600X1200分辨率画面实时显示需求。
[0021]除上述实施例外，本发明还可以有其它实施方式。凡采用等同替换或等效变换形成的技术方案，均落在本发明所要求保护的范围之内。
【权利要求】
1.一种基于SDRAM帧存的字符发生器，包括相连的数字处理器和可编程逻辑器件，其特征在于:所述可编程逻辑器件相连设有第一帧存器件和第二帧存器件，所述数字处理器设有第一帧存控制器，可编程逻辑器件设有开关模块、第二帧存控制器、帧控交联模块、第一缓冲器件、第二缓冲器件、标记处理模块，其中开关模块与第一帧存控制器、第二帧存控制器、第一帧存器件、第二帧存器件相连控制切换；帧控交联模块与第二帧存控制器相连；第一缓冲器与第二帧存控制器相连；标记处理模块以及第二缓冲器件与第二帧存控制器连接成回路，第一缓冲器件输出字符图像。
2.根据权利要求1所述基于SDRAM帧存的字符发生器，其特征在于:第一帧存器件和第二帧存器件的一个数据单元对应显示器的两个像素。
3.根据权利要求1至2任一项所述基于SDRAM帧存的字符发生器，其特征在于:所述第二帧存控制器对帧存采取两种突发操作模式，所对应的突发操作数据长度分别为512个地址单元和288个地址单元。
4.根据权利要求1所述基于SDRAM帧存的字符发生器，其特征在于:所述第一缓冲器件和第二缓冲器件采用先进先出缓存器件，且第二缓冲器的读写时钟和帧存器件采用同一操作时钟。
5.根据权利要求1所述基于SDRAM帧存的字符发生器，其特征在于:所述开关模块为二选一逻辑器件。
【文档编号】H04N5/445GK104506786SQ201410714039
【公开日】2015年4月8日 申请日期:2014年12月2日 优先权日:2014年12月2日
【发明者】高伟林, 曹峰, 郭超 申请人:苏州长风航空电子有限公司