一种基于fpga技术的可配置pci总线的收发电路的制作方法
【专利摘要】本发明涉及一种基于FPGA技术的可配置PCI总线的收发电路。该电路包括FPGA器件，FPGA器件内部包括PCI顶层模块，PCI顶层模块包括实例化的ALTERA PCI IP核、后端匹配电路、外围电路控制模块和存储器电路控制模块，全部模块通过PCI顶层模块封装为一个整体。将专用芯片实现的功能移入FPGA器件中，节约板卡面积，降低成本；可移植性强，可根据板卡的实际需要对器件和引脚进行修改，并方便外围电路和存储器的扩展；采用可编程逻辑器件实现，结构简单，运算迅速，可靠性高。
【专利说明】一种基于FPGA技术的可配置PCI总线的收发电路
【技术领域】
[0001]本发明涉及数字通信系统，特别涉及一种基于FPGA技术的可配置PCI总线的收发电路。
【背景技术】
[0002]PCI 是 Peripheral Component Interconnect (外设部件互连标准)的缩写，制定PCI总线标准的主要目的是为了实现周边设备与处理器的高速通信。PCI总线插槽是目前使用最广泛的接口，可以方便地为计算机扩展各种功能板卡。传统上实现PCI总线传输以专用芯片为主，例如芯片PCI9054等。该传输方式存在芯片占用面积较大、成本较高、可移植性不强和应用较为不便等缺陷。
【发明内容】
[0003]鉴于现有技术存在的缺陷和不足，本发明提供一种基于FPGA技术的可配置PCI总线的收发电路。
[0004]本发明采取的技术方案是:一种基于FPGA技术的可配置PCI总线的收发电路，其特征在于:该收发电路包括FPGA器件，FPGA器件内部包括PCI顶层模块，PCI顶层模块包括实例化的ALTERA PCI IP核、后端匹配电路、外围电路控制模块和存储器电路控制模块，其中实例化的ALTERA PCI IP核与后端匹配电路相连接；后端匹配电路分别与外围电路控制模块及存储器电路控制模块相连接；实例化的ALTERA PCI IP核通过PCI总线与金手指相连接；外围电路控制模块与板卡上的外围电路相连接；存储器电路控制模块与板卡上的外设存储器相连接；全部模块通过PCI顶层模块封装为一个整体。
[0005]本发明所述的外围电路控制模块包括液晶显示屏控制子模块、拨码开关控制子模块、LED指示灯控制子模块和温度传感器控制子模块；液晶显示屏控制模块、拨码开关控制子模块、LED指示灯控制子模块和温度传感器控制子模块分别与PCI顶层模块中的后端匹配电路相连接，PCI总线信号中的PCI时钟信号和复位信号分别接入液晶显示屏控制子模块、拨码开关控制子模块、LED指示灯控制子模块和温度传感器控制子模块。
[0006]本发明的特点及有益效果是:1、将专用芯片实现的功能移入FPGA器件中，节约板卡面积，降低成本。2、可移植性强，可根据板卡的实际需要对器件和引脚进行修改，并方便外围电路和存储器的扩展；3、采用可编程逻辑器件实现，结构简单，运算迅速，可靠性高。
【专利附图】
【附图说明】
[0007]图1为整体电路原理框图；
图2为实例化后的PCI IP核模块图；
图3为图1中后端匹配电路由有限状态机状态转移图；
图4为外围电路模块原理框图；
图5为存储器电路控制模块原理框图。
【具体实施方式】
[0008]以下结合附图对本发明作进一步说明:
如图1所示，一种FPGA技术的可配置PCI总线的收发电路包括FPGA(现场可编程门阵列器件)器件，FPGA器件内部包括PCI顶层模块，PCI顶层模块包括实例化的ALTERA PCIIP核、后端匹配电路、外围电路控制模块和存储器电路控制模块，其中实例化的ALTERA PCIIP核与后端匹配电路相连接；后端匹配电路分别与外围电路控制模块及存储器电路控制模块相连接；实例化的ALTERA PCI IP核通过PCI总线与金手指相连接；外围电路控制模块与板卡上的外围电路相连接；存储器电路控制模块与板卡上的外设存储器相连接；全部模块通过PCI顶层模块封装为一个整体。
[0009]实例化的ALTERA PCI IP核有两部分信号，PCI总线信号线通过FPGA的相关I/O口与板卡的金手指相连，作为与计算机通信的媒介，PCI IP核将PCI总线信号转换为本地端总线信号后，与后端匹配电路相连。后端匹配电路通过对本地总线信号的判读，来确定本次通信交易的工作方式，以及地址空间的指向位置，当指向10空间时，后端模块通过与外围电路控制模块连接的信号线传输控制命令和数据，并通过FPGA的10 口控制板卡上的外围电路进行相关动作；并可将外围电路回复的数据通过本地端的32位双向数据信号线反馈给IP核。当指向存储器空间时，后端匹配电路通过与存储器控制模块连接的信号线传输控制命令和数据，与板卡上的扩展存储器进行双向通信。以上所有功能模块以PCI顶层模块进行封装。
[0010]如图2所示，本发明的ALTERA PCI MegaCore是一个满足PCI规范的IP核，经过严格的时序优化，可根据要求进行参数配置，用于完成PCI总线协议和本地端总线之间的相互转化。根据FPGA在PCI总线中的主从地位和传输的数据位宽，该IP核可支持四种模式:pci_mt64、pci_t64、pci_mt32、pci_t32。本收发电路是通过PCI接口在计算机和PCI板卡间传输32位数据，由windriver生成的驱动和上位机软件来控制板卡工作，工作频率33MHz，所以IP核设置为32位从模式pci_t32，PCI协议支持10空间、存储器空间和配置空间三种地址空间，配置空间包含PCI设备的一些固有信息，可在IP核设置界面中设置相关寄存器的值，设置如下，Device ID=0x0082、Vendor ID=0xll72、Revis1n_ID=0x01，其余保持默认设置。在基地址寄存器设置界面，将BAR0设置为存储器空间，容量128KB，BAR1设置为10空间，容量16B，BAR2-BAR5的不使用，其余保持默认设置，完成IP核的配置。
[0011]如图3所示，本发明的后端匹配电路根据控制命令判读工作模式，通过对命令的判读以有限状态机的方式实现，本后端匹配电路共支持6种工作模式，分别为单周期存储器读方式、单周期存储器写方式、10读方式、10写方式、突发存储器读方式和突发存储器写方式，其读写时序流程是:后端匹配电路的有限状态机的初始状态为空闲状态idle，在pci_clk的第5个时钟上升沿检测到本地端信号lt_framen被拉低，有限状态机开始动作，跳转到译码状态decode ;根据对本地端控制信号的译码结果，有限状态机进行工作模式的选择，当为读交易时，有限状态机根据结果，在第6个时钟上升沿直接跳转到三种读状态，分别为存储器单周期读状态single_rd、存储器突发读状态burst_rd、10读状态1_rd ;当为写操作时，在第6个时钟上升沿要跳转到写等待状态wait_lclk，延迟一个pci_clk时钟周期，在第7个时钟上升沿再根据译码结果，跳转到相应的三种写状态，分别为存储器单周期写状态single_wr、存储器突发写状态burst_wr、10写状态1_wr ;在存储器突发写状态后，根据时序要求要跳转到最后一地址写操作状态last_wr，完成读写操作后，根据时序要求要跳转到两个等待状态:本地等待状态1 local_waitl和本地等待状态2 local_wait2在这两个状态中检测相关控制命令，当符合要求时，回到空闲状态idle，完成此次一次读写交易。
[0012]如图4所示，本发明的外围电路控制模块包括液晶显示屏控制子模块、拨码开关控制子模块、LED指示灯控制子模块和温度传感器控制子模块；液晶显示屏控制模块、拨码开关控制子模块、LED指示灯控制子模块和温度传感器控制子模块分别与PCI顶层模块中的后端匹配电路相连接，PCI总线信号中的PCI时钟信号和复位信号分别接入液晶显示屏控制子模块、拨码开关控制子模块、LED指示灯控制子模块和温度传感器控制子模块。
[0013]各子模块的复位和时钟信号均采用PCI总线的时钟与复位信号，各子模块地址由PCI本地端总线的l_adro进行控制，根据PCI总线的相关命令，后端匹配电路进入10读写状态，读写时序已在后端匹配电路中给出，外围电路控制的各子模块在读写时序控制下，按l_daro的地址，接收来自后端匹配电路的数据和命令，将其转化为相关子模块的控制信号，并将自身状态或需要采集到的数据返回到后端匹配电路，由后端电路通过相关处理最后返回到上位机软件。
[0014]如图5所示，本发明的存储器电路控制模块用于控制板卡上外扩SRAM，型号为IS61LV25616。其工作原理与外围电路控制模块类似，其复位和时钟信号也是由PCI总线提供，以保持同步，根据PCI总线的相关命令，后端匹配电路进入存储器读写状态，存储器控制模块将后端匹配电路传输的命令转化为控制板卡上的外设存储器的各种使能信号，控制板卡上的外设存储器工作；按照后端匹配电路内的时序，向板卡上SRAM写入数据或从板卡上SRAM中读出数。SRAM的读写时序符合芯片datasheet中的时序要求，用有限状态机实现。
【权利要求】
1.一种基于FPGA技术的可配置PCI总线的收发电路，其特征在于:该收发电路包括FPGA器件，FPGA器件内部包括PCI顶层模块，PCI顶层模块包括实例化的ALTERA PCI IP核、后端匹配电路、外围电路控制模块和存储器电路控制模块，其中实例化的ALTERA PCI IP核与后端匹配电路相连接；后端匹配电路分别与外围电路控制模块及存储器电路控制模块相连接；实例化的ALTERA PCI IP核通过PCI总线与金手指相连接；外围电路控制模块与板卡上的外围电路相连接；存储器电路控制模块与板卡上的外设存储器相连接；全部模块通过PCI顶层模块封装为一个整体。
2.根据权利要求1所述的一种基于FPGA技术的可配置PCI总线的收发电路，其特征在于:所述的后端匹配电路根据控制命令判读工作模式，通过对命令的判读以有限状态机的方式实现，其读写时序流程是:后端匹配电路的有限状态机的初始状态为空闲状态idle，在pci_clk的第5个时钟上升沿检测到本地端信号lt_framen被拉低，有限状态机开始动作，跳转到译码状态decode ;根据对本地端控制信号的译码结果，有限状态机进行工作模式的选择，当为读交易时，有限状态机根据结果，在第6个时钟上升沿直接跳转到三种读状态，分别为存储器单周期读状态single_rd、存储器突发读状态burst_rd、1读状态1_rd ；当为写操作时，在第6个时钟上升沿要跳转到写等待状态waitjclock，延迟一个pci_clk时钟周期，在第7个时钟上升沿再根据译码结果，跳转到相应的三种写状态，分别为存储器单周期写状态single_wr、存储器突发写状态burst_wr、1写状态1_wr ;在存储器突发写状态后，根据时序要求要跳转到最后一地址写操作状态last_wr，完成读写操作后，根据时序要求要跳转到两个等待状态:本地等待状态I local_waitl和本地等待状态2 local_wait2在这两个状态中检测相关控制命令，当符合要求时，回到空闲状态idle，完成此次一次读与交易。
3.根据权利要求1所述的一种基于FPGA技术的可配置PCI总线的收发电路，其特征在于:所述的外围电路控制模块包括液晶显示屏控制子模块、拨码开关控制子模块、LED指示灯控制子模块和温度传感器控制子模块；液晶显示屏控制模块、拨码开关控制子模块、LED指示灯控制子模块和温度传感器控制子模块分别与PCI顶层模块中的后端匹配电路相连接，PCI总线信号中的PCI时钟信号和复位信号分别接入液晶显示屏控制子模块、拨码开关控制子模块、LED指示灯控制子模块和温度传感器控制子模块。
【文档编号】H04B1/40GK104467909SQ201410807931
【公开日】2015年3月25日 申请日期:2014年12月23日 优先权日:2014年12月23日
【发明者】张宇, 常涛, 谢建庭, 苏红, 宋光伟 申请人:天津光电通信技术有限公司