一种emccd相机成像与数据传输系统的制作方法
【专利摘要】本实用新型涉及一种EMCCD相机成像与数据传输系统，属于高速低噪声微光成像【技术领域】。本实用新型包括杜瓦瓶内电路板、时钟驱动电路板、成像控制与传输电路板；杜瓦瓶内电路板包括EMCCD器件和前置放大器，时钟驱动电路板包括电平转换电路和时钟驱动器，成像控制电路板包括FPGA及周边电路、模拟信号处理器和CameraLink接口电路，本实用新型可使EMCCD在低温状态下进行高速低噪声的微光成像，并将所获得的微光图像数据实时传输到图像工作站中；传输的图像数据可以是原始数据，也可以是经FPGA实时处理后的改正数据。
【专利说明】一种EMCCD相机成像与数据传输系统
【技术领域】
[0001]本实用新型涉及一种EMCXD相机成像与数据传输系统，尤其是适用于基于CameraLink接口的天文用CXD相机成像系统，属于高速低噪声微光成像【技术领域】。
【背景技术】
[0002]电子倍增CXD (通常记为EM(XD)是一种具有高速读出能力的微光成像器件，能对微弱光电子信号在CCD芯片内部进行放大。它与一般CCD的不同之处在于除了具有通常串行移位寄存器(即水平寄存器)之外，还增加了几百个采用一个高压时钟和普通时钟组合进行驱动的串行移位寄存器。在适当高压时钟驱动作用下，每一个组合单元都具有一定的电子雪崩能力。这样，微弱的光电子信号通过这一寄存器输出时，可以放大几百到几千甚至上万倍。所以，整个C⑶图像的等效读出噪声很小，近似为“零噪声”。这样的串行移位寄存器，被称为电子倍增寄存器。几百个电子倍增寄存器就构成了一个区别于常规CCD的电子倍增通道。由于每级雪崩倍增是一个随机过程，对于一个电子输入，经过倍增寄存器后，输出电子数量是一个随机数，但它服从一定的统计规律。使用倍增增益时，它与常规CCD的工作状态和外特性都有一些差异，主要表现在电压倍增时钟及其倍增特性。因此，需要一套稳定的成像与数据传输系统。
【发明内容】
[0003]本实用新型解决的问题是:提供了一种EMCCD相机成像与数据传输系统，以有效控制EMCCD在低温下的成像过程(如清零、曝光、光电图像转换、图像读出、图像模数转换)，并将所获得的数字图像高速传输至图像工作站。
[0004]本实用新型技术方案是:一种EMCXD相机成像与数据传输系统，包括杜瓦瓶内电路板(即A板)、时钟驱动电路板(即B板)、成像控制与传输电路板(即C板);所述时钟驱动电路板、成像控制与传输电路板通过连接器自上而下扣接在一起，杜瓦瓶内电路板与时钟驱动电路板、成像控制与传输电路板通过导线和杜瓦瓶真空插座连接，杜瓦瓶内电路板中的前置放大器与成像控制与传输电路板中的后置缓冲放大器通过屏蔽信号线连接，成像控制与传输电路板中的FPGA时序发生器与时钟驱动电路板中的时钟缓冲器相连，时钟驱动电路板中的时钟驱动器通过导线和真空插头分别与杜瓦瓶内电路板中的阻容网络和电流缓冲器相连，时钟驱动电路板中的集成线性稳压电源电路既与杜瓦瓶内电路板中的电源滤波电路相连，也与成像控制与传输电路板中的模拟电源滤波电路和数字电源滤波电路相连。
[0005]所述杜瓦瓶内电路板包括电源滤波电路、EMC⑶器件、负载电阻器与隔直电容器、前置放大器、阻容网络、电流缓冲器；电源滤波电路与EMCCD器件、电流缓冲器和前置放大器相连，电源滤波电路通过真空插座与来自时钟驱动电路板的输入电源相连接，EMCCD器件垂直、水平时钟输入端通过阻容网络及真空插座与来自时钟驱动电路板的输入驱动时钟相连接，电流缓冲器通过真空插座与来自时钟驱动电路板的垂直时钟相连，EMCCD器件模拟信号输出端接2.2kQ的负载电阻器，EMCCD器件模拟信号输出端与隔直电容器连接，以去除视频电压信号中的直流分量，隔直电容器与运算放大器0PA642构成的前置放大器连接，EMCXD器件采用TI公司的MPACTRON CXD器件，CXD输出的模拟视频信号，经隔直电容器进入由运算放大器0PA642组成的前置放大器。
[0006]所述时钟驱动电路板包括集成线性稳压电源电路、电平转换电路、时钟缓冲器、时钟驱动器；集成线性稳压电源电路包括固定和可调的集成线性稳压电源电路以及相应的磁珠电容滤波电路，电平转换电路包括多个集成运算放大器构成的提供不同电压水平的电源电路，时钟驱动器包括垂直时钟、水平时钟和高压倍增时钟的驱动电路，时钟驱动器分别与时钟缓冲器、电平转换电路连接，集成线性稳压电源电路分别与电平转换电路、时钟缓冲器、时钟驱动器连接，时钟驱动器输出的垂直时钟与杜瓦瓶内电路板电流缓冲器连接，时钟驱动器输出的水平时钟、高压倍增时钟与杜瓦瓶内电路板阻容网络连接，外部线性稳压直流电源与集成线性稳压电源电路相连。
[0007]所述成像控制与传输电路板包括模拟电源滤波电路、数字电源滤波电路、后置缓冲放大器、模拟信号处理器、时序信号缓冲器、图像数据缓冲器、Camera Link接口电路、可编程逻辑器件FPGA及FPGA周边电路；模拟电源滤波电路分别与后置缓冲放大器、模拟信号处理器和时序信号缓冲器相连接，数字电源滤波电路分别与图像缓冲放大器、CameraLink接口电路、FPGA周边电路相连接，后置缓冲放大器、模拟信号处理器、图像数据缓冲器、Camera Link接口电路依次相连，模拟信号处理器采用一片ADI公司的模拟前端器件AD9845B, Camera Link接口电路包括Channel Link发送芯片、低压差分信号LVDS收发器件，图像数据上传的Channel Link发送芯片采用DS90CR287，LVDS收发器件采用DS90LV048与DS90LV047，Channel Link发送芯片和LVDS收发器件通过Camera Link电缆与图像工作站中的Camera Link图像采集卡相连；可编程逻辑器件FPGA包括FPGA控制逻辑电路、Nios II软核CPU控制器、FPGA时序发生器和FPGA图像数据I/O电路；FPGA周边电路包括主时钟电路、SRAM电路和JTAG接口电路，FPGA控制逻辑电路和Nios II软核CPU控制器分别与FPGA周边电路、FPGA时序发生器、FPGA图像数据I/O电路、图像数据缓冲器、CameraLink接口电路相连接，FPGA时序发生器通过时序信号缓冲器与模拟信号处理器连接，FPGA图像数据I/O电路和图像数据缓冲器的数据输入端并联连接到模拟信号处理器数据输出端，FPGA图像数据I/O电路和图像数据缓冲器的数据输出端并联连接到Camera Link接口电路数据输入端，FPGA控制逻辑电路和Nios II软核CPU控制器通过Camera Link接口电路中的通用串行数据接口与外部的Camera Link图像采集卡和图像工作站相连接，FPGA时序发生器的EMCCD垂直、水平时钟输出端与时钟驱动电路板的时钟缓冲器输入端连接，夕卜部线性稳压直流电源与数字电源滤波电路相连。
[0008]所述杜瓦瓶内电路板、时钟驱动电路板、成像控制与传输电路板中的设备除去EMCCD器件与板级信号的连接插座、供电插座外，其他设备均选用表贴封装的元器件。
[0009]本实用新型中各电路板的作用是:杜瓦瓶内电路板，该电路板主要实现EMCCD器件供电、时钟接入和CCD模拟视频信号的输出、隔直和前置放大。EMCCD器件在适当的直流偏置电压和垂直、水平转移时钟驱动信号的作用下，将光学图像转换成电荷图像，再经片上输出放大器及其输出引脚以串行方式将模拟视频信号传送至前置放大器。该电路的核心部件为EMCCD，相机系统使用的图像传感器为TC285SPD，工作在帧转移模式下，单路模拟视频信号输出。垂直驱动时钟的频率1MHz，水平驱动时钟频率可设置为2.5MHz、5MHz、IOMHz，整个电路简单实用，适合于帧转移模式的CCD成像。结合适当的布局和布线，可得到具有一定放大倍数的低噪声的CCD模拟输出信号。
[0010]时钟驱动电路板:该电路主要完成提供EMCCD器件工作的直流偏置电压和驱动时钟信号的电平产生，并将成像控制与输出电路输出的3.3V TTL信号进行电平转换，即转换成能驱动EMCCD工作的正负不同的电平。给EMCCD器件和其它器件供电的直流电压主要由集成线性稳压电源模块产生，驱动时钟信号的正负不同的时钟高低电平则由集成运算放大器电路产生。产生驱动EMCXD时钟的电路亦称为时钟驱动器，时钟驱动器分为垂直时钟驱动器、水平时钟驱动器和高压倍增时钟驱动器。垂直驱动时钟频率设置为1MHz，水平驱动时钟和高压倍增驱动时钟在2.5MHz,5MHz和IOMHz可选择使用。所有驱动时钟电路的输入时钟信号是3.3V的TTL电平，它们由成像控制与数据传输电路板的FPGA时序发生器产生，并通过板间连接插座连接至时钟驱动电路板上的2个5V供电的74AC541时钟缓冲器。
[0011]成像控制与数据传输电路板:该电路板主要控制EMCXD的工作过程，产生EMC⑶成像所需要的各种逻辑信号，其核心控制器采用Altera FPGA嵌入式处理器(NIOS II CPU)；模拟信号处理器负责对后置缓冲放大器输出的模拟视频信号进行相关双取样(CDS)处理和AD转换，并输出图像数据，其3线串行接口的初始化信号和用于CCD视频信号处理的时序信号均来自于FPGA器件；FPGA嵌入式处理器通过Camera Link接口电路中的通用串行数据接口与图像工作站进行相机成像指令的下传和相机状态数据的上传。采集到的图像数据在Nios II控制器的控制下通过LVDS的Camera Link接口的数据通道上传至图像工作站(或PC机)。由于控制指令的收发通道与图像数据上传的通道是分开，可以保证稳定实时快速的数据传输。
[0012]EMCXD成像控制与数据传输的具体实现方式如下:
[0013]EMCXD时序发生器。EMCXD的操作过程分为三个状态:清零、曝光、读出，然后再回到清零状态，需要分别设计这三个状态下的逻辑时序。根据EMCCD说明书的要求，垂直时钟IAG1、IAG2相位差90°，占空比50%。因此，一个周期的垂直时钟用4个或4的倍数个基准时钟周期来产生。垂直时钟SAG1、SAG2与垂直时钟IAG1、IAG2类似。由EMCXD说明书可知,水平时钟SRG1、SRG2和倍增时钟CMG占空比50% ；SRG1与SRG2反相，CMG超前SRG2约60° ;复位时钟RST上升沿与SRGl对齐，占空比约1/6 (16.7%)。因此，一个周期的水平时钟需要用6个或6的倍数个基准时钟周期来产生。由于相机最高读出速率为30MHz，所以，基准时钟频率至少应达到200MHz。FPGA的时钟选用50MHz，所以，其内部锁相环PLL需要采用倍频至200MHz或以上。时序发生器受Nios II软核控制器的控制。
[0014]Nios II控制器。Altera的FPGA嵌入式软核处理器Nios II作为相机成像与数据传输的核心控制器，通过RS232接口实现控制命令的收发。在收到相机控制命令后，控制器将进行命令的解析，并由此控制时序发生器产生EMCCD不同工作状态的时序以及对应状态下Channel Link接口芯片和模拟信号处理器的各种逻辑信号。当一巾贞图像输出时,Nios II成像控制系统需要产生帧有效(FVAL)、行有效(LVAL)、数据有效(DVAL)以及控制模拟信号处理器的SHP、SHD、PBLK, CLPOB, CLPDM等逻辑信号。
[0015]EMC⑶模拟信号处理器。它接收EMC⑶输出、经前置放大器和缓冲放大器放大后的模拟信号，在FPGA时序发生器的控制下，经箝位、程控放大、相关双取样后，进行模数转换，最后输出12位数字图像信号。该部件内部包含有直流恢复电路(DC Restore)、相关双取样电路(⑶S)、增益放大电路(VGA )、箝位电路(Cl amp Le ve I)、12位A/D转换器(ADC )、相关的数字寄存器及其控制电路、供电电源等。在本设计中，只用一片模拟前端器件AD9845B作为CCD信号的处理器，可以减少CCD模拟信号处理电路的外部环节，从而尽可能地减小外部引入噪声，有效地提高了 CCD相机的性能，通过适当的外部连接和设置，可以用于天文EMCCD相机系统之中。
[0016]Camera Link接口电路。这种传输接口电路能将并行的图像数据转换成高速串行信号并以LVDS形式通过双绞线传输出去，数据传输速率高，抗干扰性能好。从CCD模拟信号处理器出来的数字图像信号经过DS90CR287芯片的转换和驱动，通过连接器MDR26和Camera Link电缆,传输到图像工作站(或PC机)中的Camera Link图像采集卡的对应接收电路中，图像采集卡还从该电缆中提取LVAD、FVAD、DVAD信号，用作高速图像数据恢复时的同步信号。
[0017]成像控制与传输电路板上有两个独立电源电路:模拟电源滤波电路和数字电源滤波电路。这是因为该板上的电路是一个数模混合电路，按低噪声电路设计原则，模拟电路和数字电路应该分别设计供电电路。所以，模拟电源滤波电路为该板上的低噪声模拟电路(后置缓冲放大器、模拟信号处理器和时序信号缓冲器)供电，而数字电源滤波电路为该板上的数字电路(图像缓冲放大器、Camera Link接口电路、FPGA及其周边电路)供电。
[0018]本实用新型的有益效果是:可使EMCXD在低温(-100°C)状态下进行高速低噪声的微光成像，并将所获得的微光图像数据实时传输到图像工作站中；传输的图像数据可以是原始数据，也可以是经FPGA实时处理后的改正数据。
【专利附图】
【附图说明】
[0019]图1是本实用新型系统结构图；
[0020]图2是本实用新型的模块连接图。
【具体实施方式】
[0021]下面结合附图和具体实施例，对本实用新型作进一步说明。
[0022]实施例1:如图1-2所示，一种EMCXD相机成像与数据传输系统，包括杜瓦瓶内电路板、时钟驱动电路板、成像控制与传输电路板；所述时钟驱动电路板、成像控制与传输电路板通过连接器自上而下扣接在一起，杜瓦瓶内电路板与时钟驱动电路板、成像控制与传输电路板通过导线和杜瓦瓶真空插座连接，杜瓦瓶内电路板中的前置放大器与成像控制与传输电路板中的后置缓冲放大器通过屏蔽信号线连接，成像控制与传输电路板中的FPGA时序发生器与时钟驱动电路板中的时钟缓冲器相连，时钟驱动电路板中的时钟驱动器通过导线和真空插头分别与杜瓦瓶内电路板中的阻容网络和电流缓冲器相连，时钟驱动电路板中的集成线性稳压电源电路既与杜瓦瓶内电路板中的电源滤波电路相连，也与成像控制与传输电路板中的模拟电源滤波电路和数字电源滤波电路相连。
[0023]所述杜瓦瓶内电路板包括电源滤波电路、EMC⑶器件、负载电阻器与隔直电容器、前置放大器、阻容网络、电流缓冲器；电源滤波电路与EMCCD器件、电流缓冲器和前置放大器相连，电源滤波电路通过真空插座与来自时钟驱动电路板的输入电源相连接，EMCCD器件垂直、水平时钟输入端通过阻容网络及真空插座与来自时钟驱动电路板的输入驱动时钟相连接，电流缓冲器通过真空插座与来自时钟驱动电路板的垂直时钟相连，EMCCD器件模拟信号输出端接2.2kQ的负载电阻器，EMCCD器件模拟信号输出端与隔直电容器连接，隔直电容器与运算放大器0ΡΑ642构成的前置放大器连接，EMCCD器件采用TI公司的IMPACTRONCCD器件，CCD输出的模拟视频信号，经隔直电容器进入由运算放大器0PA642组成的前置放大器。
[0024]所述时钟驱动电路板包括集成线性稳压电源电路、电平转换电路、时钟缓冲器、时钟驱动器；集成线性稳压电源电路包括固定和可调的集成线性稳压电源电路以及相应的磁珠电容滤波电路，电平转换电路包括多个集成运算放大器构成的提供不同电压水平的电源电路，时钟驱动器包括垂直时钟、水平时钟和高压倍增时钟的驱动电路，时钟驱动器分别与时钟缓冲器、电平转换电路连接，集成线性稳压电源电路分别与电平转换电路、时钟缓冲器、时钟驱动器连接，时钟驱动器输出的垂直时钟与杜瓦瓶内电路板电流缓冲器连接，时钟驱动器输出的水平时钟、高压倍增时钟与杜瓦瓶内电路板阻容网络连接，外部线性稳压直流电源与集成线性稳压电源电路相连。
[0025]所述成像控制与传输电路板包括模拟电源滤波电路、数字电源滤波电路、后置缓冲放大器、模拟信号处理器、时序信号缓冲器、图像数据缓冲器、Camera Link接口电路、可编程逻辑器件FPGA及FPGA周边电路；模拟电源滤波电路分别与后置缓冲放大器、模拟信号处理器和时序信号缓冲器相连接，数字电源滤波电路分别与图像缓冲放大器、CameraLink接口电路、FPGA周边电路相连接，后置缓冲放大器、模拟信号处理器、图像数据缓冲器、Camera Link接口电路依次相连，模拟信号处理器采用一片ADI公司的模拟前端器件AD9845B, Camera Link接口电路包括Channel Link发送芯片、低压差分信号LVDS收发器件，图像数据上传的Channel Link发送芯片采用DS90CR287，LVDS收发器件采用DS90LV048与DS90LV047，Channel Link发送芯片和LVDS收发器件通过Camera Link电缆与图像工作站中的Camera Link图像采集卡相连；可编程逻辑器件FPGA包括FPGA控制逻辑电路、Nios II软核CPU控制器、FPGA时序发生器和FPGA图像数据I/O电路；FPGA周边电路包括主时钟电路、SRAM电路和JTAG接口电路，FPGA控制逻辑电路和Nios II软核CPU控制器分别与FPGA周边电路、FPGA时序发生器、FPGA图像数据I/O电路、图像数据缓冲器、CameraLink接口电路相连接，FPGA时序发生器通过时序信号缓冲器与模拟信号处理器连接，FPGA图像数据I/O电路和图像数据缓冲器的数据输入端并联连接到模拟信号处理器数据输出端，FPGA图像数据I/O电路和图像数据缓冲器的数据输出端并联连接到Camera Link接口电路数据输入端，FPGA控制逻辑电路和Nios II软核CPU控制器通过Camera Link接口电路中的通用串行数据接口与外部的Camera Link图像采集卡和图像工作站相连接，FPGA时序发生器的EMCCD垂直、水平时钟输出端与时钟驱动电路板的时钟缓冲器输入端连接，夕卜部线性稳压直流电源与数字电源滤波电路相连。
[0026]所述杜瓦瓶内电路板、时钟驱动电路板、成像控制与传输电路板中的设备除去EMCCD器件与板级信号的连接插座、供电插座外，其他设备均选用表贴封装的元器件
[0027]实施例2:如图1-2所示，一种EMCXD相机成像与数据传输系统，包括杜瓦瓶内电路板、时钟驱动电路板、成像控制与传输电路板；所述时钟驱动电路板、成像控制与传输电路板通过连接器自上而下扣接在一起，杜瓦瓶内电路板与时钟驱动电路板、成像控制与传输电路板通过导线和杜瓦瓶真空插座连接，杜瓦瓶内电路板中的前置放大器与成像控制与传输电路板中的后置缓冲放大器通过屏蔽信号线连接，成像控制与传输电路板中的FPGA时序发生器与时钟驱动电路板中的时钟缓冲器相连，时钟驱动电路板中的时钟驱动器通过导线和真空插头分别与杜瓦瓶内电路板中的阻容网络和电流缓冲器相连，时钟驱动电路板中的集成线性稳压电源电路既与杜瓦瓶内电路板中的电源滤波电路相连，也与成像控制与传输电路板中的模拟电源滤波电路和数字电源滤波电路相连。
[0028]所述杜瓦瓶内电路板包括电源滤波电路、EMC⑶器件、负载电阻器与隔直电容器、前置放大器、阻容网络、电流缓冲器；电源滤波电路与EMCCD器件、电流缓冲器和前置放大器相连，电源滤波电路通过真空插座与来自时钟驱动电路板的输入电源相连接，EMCCD器件垂直、水平时钟输入端通过阻容网络及真空插座与来自时钟驱动电路板的输入驱动时钟相连接，电流缓冲器通过真空插座与来自时钟驱动电路板的垂直时钟相连，EMCCD器件模拟信号输出端接2.2kQ的负载电阻器，EMCCD器件模拟信号输出端与隔直电容器连接,隔直电容器与运算放大器0ΡΑ642构成的前置放大器连接，EMCCD器件采用TI公司的IMPACTRONCCD器件，CCD输出的模拟视频信号，经隔直电容器进入由运算放大器0PA642组成的前置放大器。
[0029]所述时钟驱动电路板包括集成线性稳压电源电路、电平转换电路、时钟缓冲器、时钟驱动器；集成线性稳压电源电路包括固定和可调的集成线性稳压电源电路以及相应的磁珠电容滤波电路，电平转换电路包括多个集成运算放大器构成的提供不同电压水平的电源电路，时钟驱动器包括垂直时钟、水平时钟和高压倍增时钟的驱动电路，时钟驱动器分别与时钟缓冲器、电平转换电路连接，集成线性稳压电源电路分别与电平转换电路、时钟缓冲器、时钟驱动器连接，时钟驱动器输出的垂直时钟与杜瓦瓶内电路板电流缓冲器连接，时钟驱动器输出的水平时钟、高压倍增时钟与杜瓦瓶内电路板阻容网络连接，外部线性稳压直流电源与集成线性稳压电源电路相连。
[0030]所述成像控制与传输电路板包括模拟电源滤波电路、数字电源滤波电路、后置缓冲放大器、模拟信号处理器、时序信号缓冲器、图像数据缓冲器、Camera Link接口电路、可编程逻辑器件FPGA及FPGA周边电路，模拟电源滤波电路分别与后置缓冲放大器、模拟信号处理器和时序信号缓冲器相连接，为这些模拟信号处理器件供电；数字电源滤波电路分别与图像缓冲放大器、Camera Link接口电路、FPGA周边电路相连接，为这些数字信号处理电路供电；后置缓冲放大器、模拟信号处理器、图像数据缓冲器、Camera Link接口电路依次相连，模拟信号处理器采用一片ADI公司的模拟前端器件AD9845B，Camera Link接口电路包括Channel Link发送芯片、低压差分信号LVDS收发器件，图像数据上传的Channel Link发送芯片是 DS90CR287，LVDS 收发器件采用 DS90LV048 与 DS90LV047，Channel Link 发送芯片和LVDS收发器件通过Camera Link电缆与图像工作站中的Camera Link图像采集卡的相连；可编程逻辑器件FPGA包括FPGA控制逻辑电路、Nios II软核CPU控制器、FPGA时序发生器和FPGA图像数据I/O电路；FPGA周边电路包括主时钟电路、SRAM电路和JTAG接口电路，FPGA控制逻辑电路和Nios II软核CPU控制器分别与FPGA周边电路、FPGA时序发生器、FPGA图像数据I/O、图像数据缓冲器、Camera Link接口电路相连接，FPGA时序发生器通过时序信号缓冲器与模拟信号处理器连接；虽然FPGA图像数据I/O电路和图像数据缓冲器的数据输入端并联连接到模拟信号处理器数据输出端，FPGA图像数据I/O电路和图像数据缓冲器的数据输出端并联连接到Camera Link接口电路数据输入端，但在Nios II软核(PU控制器的控制下，FPGA图像数据I/O电路对外处于高阻状态，而同时图像数据缓冲器数据通道打开，图像数据不做处理直接输出到Channel Link发送芯片DS90CR287中；FPGA控制逻辑电路和Nios II软核CPU控制器通过Camera Link接口电路中的通用串行数据接口与外部的Camera Link图像采集卡和图像工作站相连接，FPGA时序发生器EMCXD垂直、水平时钟输出端与时钟驱动电路板的时钟缓冲器输入法端连接，外部线性稳压直流电源与数字电源滤波电路相连。
[0031]所述杜瓦瓶内电路板、时钟驱动电路板、成像控制与传输电路板中的设备除去EMCCD器件与板级信号的连接插座、供电插座外，其他设备均选用表贴封装的元器件。
[0032]此实施例适用于当EMCXD成像并传输原始的图像数据时。
[0033]实施例3，如图1-2所示，一种EMCXD相机成像与数据传输系统，包括杜瓦瓶内电路板、时钟驱动电路板、成像控制与传输电路板；所述时钟驱动电路板、成像控制与传输电路板通过连接器自上而下扣接在一起，杜瓦瓶内电路板与时钟驱动电路板、成像控制与传输电路板通过导线和杜瓦瓶真空插座连接，杜瓦瓶内电路板中的前置放大器与成像控制与传输电路板中的后置缓冲放大器通过屏蔽信号线连接，成像控制与传输电路板中的FPGA时序发生器与时钟驱动电路板中的时钟缓冲器相连，时钟驱动电路板中的时钟驱动器通过导线和真空插头分别与杜瓦瓶内电路板中的阻容网络和电流缓冲器相连，时钟驱动电路板中的集成线性稳压电源电路既与杜瓦瓶内电路板中的电源滤波电路相连，也与成像控制与传输电路板中的模拟电源滤波电路和数字电源滤波电路相连。
[0034]所述杜瓦瓶内电路板包括电源滤波电路、EMC⑶器件、负载电阻器与隔直电容器、前置放大器、阻容网络、电流缓冲器；电源滤波电路与EMCCD器件、电流缓冲器和前置放大器相连，电源滤波电路通过真空插座与来自时钟驱动电路板的输入电源相连接，EMCCD器件垂直、水平时钟输入端通过阻容网络及真空插座与来自时钟驱动电路板的输入驱动时钟相连接，电流缓冲器通过真空插座与来自时钟驱动电路板的垂直时钟相连，EMCCD器件模拟信号输出端接2.2kQ的负载电阻器，EMCCD器件模拟信号输出端与隔直电容器连接,隔直电容器与运算放大器0ΡΑ642构成的前置放大器连接，EMCCD器件采用TI公司的IMPACTRONCCD器件，CCD输出的模拟视频信号，经隔直电容器进入由运算放大器0PA642组成的前置放大器。
[0035]所述时钟驱动电路板包括集成线性稳压电源电路、电平转换电路、时钟缓冲器、时钟驱动器；集成线性稳压电源电路包括固定和可调的集成线性稳压电源电路以及相应的磁珠电容滤波电路，电平转换电路包括多个集成运算放大器构成的提供不同电压水平的电源电路，时钟驱动器包括垂直时钟、水平时钟和高压倍增时钟的驱动电路，时钟驱动器分别与时钟缓冲器、电平转换电路连接，集成线性稳压电源电路分别与电平转换电路、时钟缓冲器、时钟驱动器连接，时钟驱动器输出的垂直时钟与杜瓦瓶内电路板电流缓冲器连接，时钟驱动器输出的水平时钟、高压倍增时钟与杜瓦瓶内电路板阻容网络连接，外部线性稳压直流电源与集成线性稳压电源电路相连。
[0036]所述成像控制与传输电路板包括电源滤波电路、后置缓冲放大器、模拟信号处理器、时序信号缓冲器、图像数据缓冲器、Camera Link接口电路、可编程逻辑器件FPGA及FPGA周边电路；所述电源滤波电路包括模拟和数字两个部分，模拟电源滤波电路与后置缓冲放大器、模拟信号处理器和时序信号缓冲器相连接，为这些模拟信号处理器件供电；数字电源滤波电路与图像缓冲放大器、Camera Link接口电路、FPGA周边电路相连接，为这些数字信号处理电路供电；后置缓冲放大器、模拟信号处理器、图像数据缓冲器、Camera Link接口电路依次相连，模拟信号处理器采用一片ADI公司的模拟前端器件AD9845B，CameraLink接口电路包括Channel Link发送芯片、低压差分信号LVDS收发器件，图像数据上传的Channel Link发送芯片是DS90CR287，LVDS收发器件采用DS90LV048与DS90LV047，ChannelLink发送芯片和LVDS收发器件通过Camera Link电缆与图像工作站中的Camera Link图像采集卡的相连；可编程逻辑器件FPGA包括FPGA控制逻辑电路、Nios II软核CPU控制器、FPGA时序发生器和FPGA图像数据I/O电路；FPGA周边电路包括主时钟电路、SRAM电路和JTAG接口电路，FPGA控制逻辑电路和Nios II软核CPU控制器分别FPGA周边电路、FPGA时序发生器、FPGA图像数据I/O、图像数据缓冲器、Camera Link接口电路相连接，FPGA时序发生器通过时序信号缓冲器与模拟信号处理器连接；虽然FPGA图像数据I/O电路和图像数据缓冲器的数据输入端并联连接到模拟信号处理器数据输出端，FPGA图像数据I/O电路和图像数据缓冲器的数据输出端并联连接到Camera Link接口电路数据输入端，但在Nios II软核CPU控制器的控制下，FPGA图像数据I/O电路对外通道打开，而同时图像数据缓冲器数据通道关闭，图像数据从FPGA输入端口进入内部的数据处理电路，处理后的数据经输出端口传送到Channel Link发送芯片DS90CR287中；FPGA控制逻辑电路和Nios II软核CPU控制器通过Camera Link接口电路中的通用串行数据接口与外部的Camera Link图像采集卡和图像工作站相连接，FPGA时序发生器EMCXD垂直、水平时钟输出端与时钟驱动电路板的时钟缓冲器输入法端连接，外部线性稳压直流电源与数字电源滤波电路相连。
[0037]所述杜瓦瓶内电路板、时钟驱动电路板、成像控制与传输电路板中的设备除去EMCCD器件与板级信号的连接插座、供电插座外，其他设备均选用表贴封装的元器件。
[0038]此实施例适用于当EMCXD成像并传输改正的图像数据时。
[0039]上面结合附图对本实用新型的具体实施例作了详细说明，但是本实用新型并不限于上述实施例，在本领域普通技术人员所具备的知识范围内，还可以在不脱离本实用新型宗旨的前提下作出各种变化。
【权利要求】
1.一种EMCCD相机成像与数据传输系统，其特征在于:包括杜瓦瓶内电路板、时钟驱动电路板、成像控制与传输电路板；所述时钟驱动电路板、成像控制与传输电路板通过连接器自上而下扣接在一起，杜瓦瓶内电路板与时钟驱动电路板、成像控制与传输电路板通过导线和杜瓦瓶真空插座连接，杜瓦瓶内电路板中的前置放大器与成像控制与传输电路板中的后置缓冲放大器通过屏蔽信号线连接，成像控制与传输电路板中的FPGA时序发生器与时钟驱动电路板中的时钟缓冲器相连，时钟驱动电路板中的时钟驱动器通过导线和真空插头分别与杜瓦瓶内电路板中的阻容网络和电流缓冲器相连，时钟驱动电路板中的集成线性稳压电源电路既与杜瓦瓶内电路板中的电源滤波电路相连，也与成像控制与传输电路板中的模拟电源滤波电路和数字电源滤波电路相连。
2.根据权利要求1所述的EMCCD相机成像与数据传输系统，其特征在于:所述杜瓦瓶内电路板包括电源滤波电路、EMCCD器件、负载电阻器与隔直电容器、前置放大器、阻容网络、电流缓冲器；电源滤波电路与EMCCD器件、电流缓冲器和前置放大器相连，电源滤波电路通过真空插座与来自时钟驱动电路板的输入电源相连接，EMCCD器件垂直、水平时钟输入端通过阻容网络及真空插座与来自时钟驱动电路板的输入驱动时钟相连接，电流缓冲器通过真空插座与来自时钟驱动电路板的垂直时钟相连，EMCCD器件模拟信号输出端接2.2k Ω的负载电阻器，EMCCD器件模拟信号输出端与隔直电容器连接，隔直电容器与运算放大器0PA642构成的前置放大器连接，EMCCD器件采用TI公司的IMPACTRON CCD器件，CCD输出的模拟视频信号，经隔直电容器进入由运算放大器0PA642组成的前置放大器。
3.根据权利要求1所述的EMCCD相机成像与数据传输系统，其特征在于:所述时钟驱动电路板包括集成线性稳压电源电路、电平转换电路、时钟缓冲器、时钟驱动器；集成线性稳压电源电路包括固定和可调的集成线性稳压电源电路以及相应的磁珠电容滤波电路，电平转换电路包括多个集成运算放大器构成的提供不同电压水平的电源电路，时钟驱动器包括垂直时钟、水平时钟和高压倍增时钟的驱动电路，时钟驱动器分别与时钟缓冲器、电平转换电路连接，集成线 性稳压电源电路分别与电平转换电路、时钟缓冲器、时钟驱动器连接，时钟驱动器输出的垂直时钟与杜瓦瓶内电路板电流缓冲器连接，时钟驱动器输出的水平时钟、高压倍增时钟与杜瓦瓶内电路板阻容网络连接，外部线性稳压直流电源与集成线性稳压电源电路相连。
4.根据权利要求1所述的EMCCD相机成像与数据传输系统，其特征在于:所述成像控制与传输电路板包括模拟电源滤波电路、数字电源滤波电路、后置缓冲放大器、模拟信号处理器、时序信号缓冲器、图像数据缓冲器、Camera Link接口电路、可编程逻辑器件FPGA及FPGA周边电路；模拟电源滤波电路分别与后置缓冲放大器、模拟信号处理器和时序信号缓冲器相连接，数字电源滤波电路分别与图像缓冲放大器、Camera Link接口电路、FPGA周边电路相连接，后置缓冲放大器、模拟信号处理器、图像数据缓冲器、Camera Link接口电路依次相连，模拟信号处理器采用一片ADI公司的模拟前端器件AD9845B，Camera Link接口电路包括Channel Link发送芯片、低压差分信号LVDS收发器件，图像数据上传的ChannelLink 发送芯片采用 DS90CR287，LVDS 收发器件采用 DS90LV048 与 DS90LV047，Channel Link发送芯片和LVDS收发器件通过Camera Link电缆与图像工作站中的Camera Link图像采集卡的相连；可编程逻辑器件FPGA包括FPGA控制逻辑电路、Nios II软核CPU控制器、FPGA时序发生器和FPGA图像数据I/O电路；FPGA周边电路包括主时钟电路、SRAM电路和JTAG接口电路，FPGA控制逻辑电路和Nios II软核CPU控制器分别与FPGA周边电路、FPGA时序发生器、FPGA图像数据I/O电路、图像数据缓冲器、Camera Link接口电路相连接，FPGA时序发生器通过时序信号缓冲器与模拟信号处理器连接，FPGA图像数据I/O电路和图像数据缓冲器的数据输入端并联连接到模拟信号处理器数据输出端，FPGA图像数据I/O电路和图像数据缓冲器的数据输出端并联连接到Camera Link接口电路数据输入端，FPGA控制逻辑电路和Nios II软核CPU控制器通过Camera Link接口电路中的通用串行数据接口与外部的Camera Link图像采集卡和图像工作站相连接，FPGA时序发生器的EMCXD垂直、水平时钟输出端与时钟驱动电路板的时钟缓冲器输入法端连接，外部线性稳压直流电源与数字电源滤波电路 相连。
【文档编号】H04N5/372GK203747909SQ201420018657
【公开日】2014年7月30日 申请日期:2014年1月13日 优先权日:2014年1月13日
【发明者】李彬华, 李达伦, 晏佳 申请人:昆明理工大学