接收器与相关控制方法与流程

本发明涉及一种接收器(receiver)与相关控制方法，且特别涉及一种能根据决策反馈均衡电路(decision feedback equalizer)的参数来调整连续时间线性均衡器(continuous time linear equalizer)的提升电平(boost level)与极点(pole)的接收器与相关控制方法。

背景技术：

电子电路(如芯片、晶粒、集成电路等)是现代信息社会最重要的硬件基础；不同的电子电路可用通道(channel)连结成互连系统，以经由通道交换信号(如信息、数据、讯息、命令和/或分组等等)，让不同的电子电路能相互协调运作，发挥加成综合的功能。不过，通道本身的特性也会影响信号往来传输的质量。一般而言，通道是低通性质的，故会减抑信号中的高频部分，导致信号失真(distortion)；举例而言，当一个作为发射器(transmitter，简称Tx)的电子电路要经由通道将一方波波形的信号传输至一接收器的电子电路时，接收器接收到的信号波形会是一缓升缓降的波形，已经无法维持方波波形的升沿与降沿。在接收器(receiver，简称Rx)接收到的信号波形中，其缓升部分可视为一前游标(pre-cursor)，其缓升的峰值可视为一主游标，而由峰值缓降的部分则可视为一后游标(post-cursor)。信号失真会进一步造成符元间干扰(ISI，inter-symbol interference)，影响信号传输的质量，例如说是提高误比特率。

为了补偿通道造成的影响，可在发射器与接收器中分别设置滤波机制与均衡机制。举例而言，发射器的滤波机制可包括一预强化滤波器(pre-emphasis filter)用以强化发射器信号的高频部分；接收器的均衡机制则可包括一连续时间线性均衡器(continuous time linear equalizer，简称CTLE)与一决策反馈均衡电路(decision feedback equalizer，简称DFE)。当发射器要将一待传信号传送至接收器时，发射器滤波器会依据多个滤波系数来为待传信号进行滤波，再将滤波后信号驱动至通道；接收器接收通道传来的信号后，会依据多 个均衡系数对接收到的信号进行均衡处理，再由均衡后信号中取还其携载的内容和/或其他信息(如时钟)。

请参照图1，其所绘示为已知序列器/解序列器(Serdes)示意图。在发射器Tx的电子电路中，预强化滤波器(pre-emphasis filter)102接收数据信号(data signal)S并产生过滤的数据信号Sw。其中，预强化滤波器102提高数据信号S中的高频部分的大小(increase the magnitude of higher frequencies)而成为过滤的数据信号Sw。

之后，过滤的数据信号Sw经由通道(channel)104的一端传送至另一端而成为接收信号Sx并且输入接收器110的电子电路用以重建数据信号S。

接收器110包括：数据采样器(data sampler)113、边沿采样器(edge sampler)115、时钟数据恢复电路(clock data recovering circuit)117、决策反馈均衡器(decision feedback equalizer)119与加总器(adder)111。

基本上，在通道104的另一端上的接收信号Sx会输入接收器110。加总器111将决策反馈均衡电路119产生的反馈均衡信号(feedback equalizing signal)Sf与接收信号Sx进行加总后产生迭加信号(superposed signal)Sz。

数据采样器113根据数据时钟dCLK来采样迭加信号Sz并产生数据采样信号(sampled data signal)Sd。再者，边沿采样器115根据边沿时钟eCLK来采样迭加信号Sz并产生边沿采样信号(sampled edged signal)Sedg。

另外，时钟数据恢复电路117接收采样数据信号Sd以及边沿采样信号Sedg并产生数据时钟dCLK以及边沿时钟eCLK。决策反馈均衡电路119接收采样数据信号Sd并产生反馈均衡信号Sf。

基本上，图1的接收器110是对迭加信号Sz进行数据及其数据沿(data edge)的采样，并利用时钟数据恢复电路117来产生数据时钟dCLK以及边沿时钟eCLK。此类的接收器110，其时钟数据恢复电路117需要产生两倍数据速率的数据时钟dCLK以及边沿时钟eCLK，用以过度采样(over sampling)迭加信号Sz。再者，数据时钟dCLK以及边沿时钟eCLK彼此之间的相位差为180度。

举例来说，假设数据信号S的数据速率为16Gbps时，时钟数据恢复电路117需要产生高达8GHz速率的数据时钟dCLK以及边沿时钟eCLK才能取得时迈向为差异信息，进而重建数据信号S。

再者，时钟数据恢复电路117中需要利用蹦蹦相位检测器(bang-bang phase detector)，用来接收数据采样信号Sd以及边沿采样信号Sedg，并据以产生相位更新信息(phase update information)用以调整数据时钟dCLK以及边沿时钟eCLK的相位。

技术实现要素：

本发明提供一种接收器，包括：一连续时间线性均衡器，接收一接收信号并根据一极点与一提升电平来处理该接收信号并产生一第一均衡信号；一切割电路，耦接至该连续时间线性均衡器，用以根据该第一均衡信号与一反馈均衡信号来产生一数据信号；以及一决策反馈均衡电路，耦接至该切割电路，用以根据一决策反馈均衡系数组来处理该数据信号，并产生该反馈均衡信号；其中，该提升电平根据该决策反馈均衡系数组中的一第一决策反馈均衡系数来进行调整。

根据以上的接收器，本发明更提出对应的控制方法，包括下列步骤：(a)调整该连续时间线性均衡器具有最大的该提升电平以及最小的一极点；(b)持续接收该决策反馈均衡系数组；(c)当该决策反馈均衡系数组中的该第一决策反馈均衡系数小于一第一阈值时，降低该提升电平直到该第一决策反馈均衡系数不小于该第一阈值；以及(d)当该决策反馈均衡系数组中的一第二决策反馈均衡系数小于一第二阈值时，提高一极点直到该第二决策反馈均衡系数不小于该第二阈值。

为了对本发明的上述及其他方面有更佳的了解，下文特举优选实施例，并配合附图，作详细说明如下。

附图说明

图1所绘示为已知序列器/解序列器(Serdes)示意图。

图2为举例示意通道对信号传输的影响。

图3为举例示意符元间干扰(ISI)。

图4为向应一逻辑1符元的示意图。

图5所绘示为本发明第一实施例的接收器示意图。

图6A至图6C所绘示为本发明连续时间线性均衡器电路图及其频率响应示意图。

图7A所示为连续时间线性均衡器中不同主极点ω_p1的二个脉冲响应h1(t) 与h2(t)示意图。

图7B为通道脉冲响应(channel impulse response)v(t)与连续时间线性均衡器中具较大极点(2.5GHz)脉冲响应h1(t)的回旋积分(convolution)示意图。

图7C为通道脉冲响应v(t)与连续时间线性均衡器中具较低极点(0.5GHz)脉冲响应h2(t)的回旋积分示意图。

图8所绘示为本发明连续时间线性均衡器的控制方法。

图9所绘示为本发明第二实施例的接收器示意图。

【符号说明】

102：预强化滤波器

104、204：通道

110：接收器

111：加总器

113：数据采样器

115：边沿采样器

117：时钟数据恢复电路

119：决策反馈均衡器

500、800：接收器

510：连续时间线性均衡器

520、820：加总器

530、830：切割电路

532、832：数据切割器

534、834：误差切割器

536、836：边沿切割器

550、850：时钟数据恢复电路

560、860：适应性滤波器

570、870：决策反馈均衡器

具体实施方式

请参考图2，其举例示意通道对信号传输的影响。在图2中，一发射器Tx经一通道204而连接在一接收器Rx，当发射器Tx要发送一过滤的数据信号Sw至接收器时，过滤的数据信号Sw会经由通道204的传播而形成接收信 号Sx，由接收器Rx接收。在图2的例子中，过滤的数据信号Sw在时点t0起以延续一时段UI的方波来携载一个逻辑1符元。由于通道204导致的波形失真，过滤的数据信号Sw中的方波会在接收信号Sx中呈现一缓升缓降的波形。经接收器Rx对接收信号Sx的采样，逻辑1符元会对应至时点t[k0]的峰值采样Sx[k0]，形成主游标。相对于主游标，接收信号Sx在时点t[k0]之前的部分为前游标，例如时点t[k0-1]的采样Sx[k0-1]；信号Sy在时点t[k0]之后的部分为后游标，例如时点t[k0+1]的采样Sx[k0+1]。时点t[k0-1]、t[k0]与t[k0+1]之间的间隔可以等于时段UI。

在理想的情形下，前游标与后游标的强度应该为零，只留下主游标。不过，因为通道特性导致的非理想效应，接收信号Sx中会留下相当强度的前游标与后游标，并引起符元间干扰(ISI)。

延续图2，请继续参考图3，其举例示意符元间干扰(ISI)。在图3的例子中，过滤的数据信号Sw在时点t0至t3间携载三个符元，依序为逻辑1、0与1。经由通道204的传递，时点t0至t1间的逻辑1方波会在接收器Rx形成波形Wa，时点t2至t3间的逻辑1方波则在接收器Rx形成波形Wb，而接收器Rx的接收信号Sx即是由波形Wa与Wb合成，过滤的数据信号Sw中的逻辑1、0与1分别对应接收信号Sx中的采样Sx[k0]、Sx[k0+1]与Sx[k0+2]。

由图3可看出，因为波形Wa的后游标(时点t[k0]后的部分)与波形Wb的前游标(时点t[k0+2]之前的部分)会在时点t[k0+1]加成，故采样Sx[k0+1]的强度不会降到零，使原本应该代表逻辑0的采样Sx[k0+1]会因符元间干扰(ISI)而被误判为逻辑1。由图2与图3的讨论可知，为了补偿通道的特性并减抑符元间干扰(ISI)，应该要完整考虑前游标与后游标的影响。

基本上，接收器中的决策反馈均衡电路由接收信号Sx中抵减后游标的影响而形成迭加信号Sz；此均衡机制的作用可用图4来举例说明。如图4所示，响应一逻辑1符元，接收信号Sx会呈现一缓升缓降波形，在迭加信号Sz的采样Sz[k]反映逻辑1，但其后游标部分仍有相当的信号强度。不过，经由决策反馈均衡电路之后，接收信号Sx中的后游标部分会被反馈均衡信号抵减，使后游标部分对应的采样Sz[k+1]、Sz[k+2]等等可趋近于零，以抑制符元间干扰(ISI)。

再者，为了抵减接收信号Sx中的后游标部分，决策反馈均衡电路需要根据决策反馈均衡系数组(DFE coefficient set)h1，h2，h3，h4，h5的变化来产生 反馈均衡信号。如图4所示，因为迭加信号Sz在时点t[k+1]的强度大于时点t[k+2]的强度，故系数h1亦大于系数h2。

请参考图5，其所绘示为本发明第一实施例的接收器示意图。接收器500包括：连续时间线性均衡器510、切割电路530、时钟数据恢复电路550、适应性滤波器(adaptive filter)560、决策反馈均衡器570与加总器520。其中，切割电路530还包括：数据切割器(data slicer)532、误差切割器(error slicer)534与边沿切割器(edge slier)536。再者，适应性滤波器560可为基于最小均方滤波器的适应性滤波器(least mean square based adaptive filter)。

如图5所示，在通道204的另一端连接至接收器500，使得接收信号Sx输入接收器500的连续时间线性均衡器510，用以提高接收信号Sx中的高频部分的大小而成为第一均衡信号(first equalized signal)Sy。再者，加总器520将决策反馈均衡器570产生的反馈均衡信号Sf与第一均衡信号Sy进行加总后产生迭加信号Sz。

在切割电路530中，数据切割器532根据第一切割电压Ss1与数据时钟dCLK来切割迭加信号Sz并产生数据信号(data signal)Sd。边沿切割器536根据第二切割电压Ss2与边沿时钟eCLK来采样迭加信号Sz并产生边沿信号(edged signal)Sedg。误差切割器536根据根据参考电压Vref与数据时钟dCLK来切割迭加信号Sz并产生误差信号(error signal)Serr。其中，第一切割电压Ss1与第二切割电压Ss2为固定的电压电平，例如0V。

另外，时钟数据恢复电路550接收数据信号Sd以及边沿信号Sedg并产生数据时钟dCLK以及边沿时钟eCLK至切割电路530。再者，适应性滤波器560接收数据信号Sd与误差信号Serr来产生一参考电压Vref至误差切割器534，并且产生一决策反馈均衡系数组(DFE coefficient set)至决策反馈均衡器570与连续时间线性均衡器510。基本上，适应性滤波器560根据该数据信号Sd与误差信号Serr来动态改变该参考电压Vref以及决策反馈均衡系数组。举例来说，决策反馈均衡系数组中包括五个决策反馈均衡系数h1，h2，h3，h4，h5。当然，本发明决策反馈均衡系数组并不限定于决策反馈均衡系数的数目。

再者，决策反馈均衡器570接收数据信号Sd与决策反馈均衡系数组后产生反馈均衡信号Sf至加总器520，用以抵减第一均衡信号Sy中的后游标部分。基本上，迭加信号Sz、反馈均衡信号Sf与第一均衡信号Sy之间的关系为：

再者，连续时间线性均衡器510根据决策反馈均衡系数组来控制连续时间线性均衡器510的频率响应(frequency response)。例如，控制连续时间线性均衡器510的提升电平(boost level)以及极点(pole)。基本上，提升电平可为连续时间线性均衡器510的增益。

再者，第一实施例的接收器500是对迭加信号Sz进行数据及其数据沿(data edge)的切割，并利用时钟数据恢复电路550来产生数据时钟dCLK以及边沿时钟eCLK。再者，时钟数据恢复电路550需要产生数据时钟dCLK以及边沿时钟eCLK，用以过度采样(over sampling)迭加信号Sz。再者，数据时钟dCLK以及边沿时钟eCLK彼此之间的相位差为180度。

另外，时钟数据恢复电路550中需要利用蹦蹦相位检测器(bang-bang phase detector)，用来接收数据信号Sd以及边沿信号Sedg，并据以产生相位更新信息(phase update information)用以调整数据时钟dCLK以及边沿时钟eCLK的相位。

请参照图6A至图6C，其所绘示为本发明连续时间线性均衡器电路图及其频率响应示意图。连续时间线性均衡器510包括：负载Rl、偏压电流源(bias current source)Ibias、晶体管M1、M2、可变电阻Rs、可变电容Cs。其中，接收信号Sx与第一均衡信号Sy皆为差动信号(differential signal)。

晶体管M1栅极为第一输入端接收正接收信号(positive receiving signal)Sx+，漏极为第一输出端产生负第一均衡信号(negative first equalized signal)Sy-，源极与接地端GND之间连接偏压电流源Ibias。晶体管M2栅极为第二输入端接收负接收信号(negative receiving signal)Sx-，漏极为第二输出端产生正第一均衡信号(positive first equalized signal)Sy-，源极与接地端GND之间连接偏压电流源Ibias。再者，第一输出端与电压源Vcc之间连接负载Rl；第二输出端与电压源Vcc之间连接负载Rl。再者，晶体管M1源极与晶体管M2源极之间连接可变电阻Rs与可变电容Cs。

根据本发明的实施例，可变电阻Rs的电阻值根据决策反馈均衡系数组中的第一决策反馈均衡系数h1来决定；再者，可变电容Cs的电容值根据决策反馈均衡系数组中的第二决策反馈均衡系数h2与第三决策反馈均衡系数h3来决定。

假设连续时间线性均衡器510过均衡(over-equalizes channel loss)通道损失时，第一决策反馈均衡系数h1会变为负值。此时，控制可变电阻Rs的电阻值用以控制其提升电平(boost level)，亦即增益值。再者，假设极点太小(pole is too small)时，会使得第二决策反馈均衡系数h2与第三决策反馈均衡系数h3变为负值。此时，控制可变电容Cs的电容值用以控制极点位置(pole position)。

如图6B所示，其为可变电阻Rs的电阻值大小与提升电平之间的关系图。基本上，可变电阻Rs的电阻值越大，提升电平越高。当提升电平过高时，会使得第一决策反馈均衡系数h1会变为负值。

如图6C所示，其为可变电容Cs的电容值大小与极点之间的关系图。基本上，可变电容Cs的电容阻值越大，极点越小。当极点过小时，会使得第二决策反馈均衡系数h2与第三决策反馈均衡系数h3变为负值

再者，具双极点的连续时间线性均衡器510的转换函数(transfer function)H(s)可表示为:

假设

则，

因此，连续时间线性均衡器510的脉冲响应(impulse response)即可表示为:Adc为直流增益(DC gain)，ω_p1与ω_p2为二个极点，ω_z为零点，且k1为负值。

如图7A所示，其为连续时间线性均衡器中不同主极点ω_p1的二个脉冲响应h1(t)与h2(t)示意图。由于k1为负值且脉冲响应h2(t)有较小的极点(0.5GHz)。所以在脉冲响应h2(t)所形成的自然指数函数(exponential function)中，会因为较慢的衰减(attenuation)而导致较长的时间停留在负值。

图7B为通道脉冲响应(channel impulse response)v(t)与连续时间线性均衡器中具较大极点(2.5GHz)脉冲响应h1(t)的回旋积分(convolution)示意图。图7C为通道脉冲响应v(t)与连续时间线性均衡器中具较低极点(0.5GHz)脉冲响应h2(t)的回旋积分(convolution)示意图。

由图7C可知，通道脉冲响应v(t)与脉冲响应h2(t)的回旋积分结果可知，将会产生负值的第二决策反馈均衡系数h2与第三决策反馈均衡系数h3。而由图7B可知，通道脉冲响应v(t)与脉冲响应h1(t)的回旋积分结果可知，将会产生正值的第二决策反馈均衡系数h2与第三决策反馈均衡系数h3。换句话 说，由适应性滤波器560计算出的第二决策反馈均衡系数h2与第三决策反馈均衡系数h3可以估计出残余的符元间干扰(residual ISI)。

根据以上的说明可知，本发明的实施例在于利用决策反馈均衡系数组来控制连续时间线性均衡器510中的提升电平(boost level)与极值(pole)。举例来说，假如连续时间线性均衡器510过均衡通道损失时，第一决策反馈均衡系数h1会变为负值。另外，假如极点太小时，会使得第二决策反馈均衡系数h2与第三决策反馈均衡系数h3变为负值。换句话说，连续时间线性均衡器510中可变电阻Rs的电阻值是根据第一决策反馈均衡系数h1来调整；而连续时间线性均衡器510中可变电容Cs的电容值是根据第二决策反馈均衡系数h2与第三决策反馈均衡系数h3来调整。如此，根据决策反馈均衡系数组可使得连续时间线性均衡器510达到其目标均衡电平(target equalization level)。

请参照图8，其所绘示为本发明连续时间线性均衡器的控制方法。首先，调整连续时间线性均衡器510中的可变电阻Rs与可变电容Cs，用以提供最大值的提升电平以及最小的极点(步骤S702)。之后，接收决策反馈均衡系数组(步骤S704)。

判断第一决策反馈均衡系数h1是否小于第一阈值Threshold1(步骤S706)，且第一阈值Threshold1可设定为例如0。

在确定第一决策反馈均衡系数h1小于第一阈值Threshold1时(步骤S706)，调整可变电阻的电阻值以降低提升电平(步骤S708)。接着，在确定提升电平未到达最小值时(步骤S710)，回到步骤S704。

再者，在确定第一决策反馈均衡系数h1不小于第一阈值Threshold1时(步骤S706)，或者确定提升电平到达最小值时(步骤S710)，继续判断第二决策反馈均衡系数h2与第三决策反馈均衡系数h3是否小于第二阈值Threshold2(步骤S712)，且第二阈值Threshold2可设定为例如0。

在确认第二决策反馈均衡系数h2与第三决策反馈均衡系数h3不小于第二阈值Threshold2(步骤S712)时，停止进行调整(步骤S718)。

在确认第二决策反馈均衡系数h2与第三决策反馈均衡系数h3小于第二阈值Threshold2(步骤S712)时，调整变容器的电容值以提高极点(步骤S714)。接着，在确定尚未到达最大的极点时(步骤S716)，回到步骤S704；反之，停止进行调整(步骤S718)。

由以上的说明可知，图8的控制方法中，先调整该连续时间线性均衡器 510具有最大的提升电平以及最小的极点；接着，持续接收该决策反馈均衡系数组。当第一决策反馈均衡系数h1小于第一阈值Threshold1时，降低提升电平直到第一决策反馈均衡系数h1不小于该第一阈值Threshold1；以及，当第二决策反馈均衡系数h2与第三决策反馈均衡系数h3小于第二阈值Threshold2时，提高极点直到第二决策反馈均衡系数h2与第三决策反馈均衡系数h3不小于该第二阈值。

换句话说，本发明的连续时间线性均衡器510根据第一决策反馈均衡系数h1来调整可变电阻的电阻值用以改变提升电平，并且根据第二决策反馈均衡系数h2与第三决策反馈均衡系数h3来调整可变电容的电容值用以改变极点。

再者，本发明也可以仅根据第二决策反馈均衡系数h2或者第三决策反馈均衡系数h3来调整可变电容的电容值。或者，根据第二决策反馈均衡系数h2与第三决策反馈均衡系数h3之间的关系来调整可变电容的电容值，例如第二决策反馈均衡系数h2与第三决策反馈均衡系数h3的加总关系。

请参考图9，其所绘示为本发明第二实施例的接收器示意图。接收器800包括：连续时间线性均衡器510、切割电路830、时钟数据恢复电路850、适应性滤波器860、决策反馈均衡器870与加总器820。其中，切割电路830还包括：数据切割器832、边沿切割器836与误差切割器834。适应性滤波器860可为基于最小均方滤波器的适应性滤波器。

在通道204的另一端连接至接收器800，使得接收信号Sx输入接收器800的连续时间线性均衡器510，用以提高接收信号Sx中的高频部分的大小而成为第一均衡信号Sy。再者，加总器820将决策反馈均衡器870产生的反馈均衡信号Sf与第一均衡信号Sy进行加总后产生迭加信号Sz。

在切割电路830中，数据切割器832根据一第一切割电压Ss1与时钟信号CLK来切割迭加信号Sz并产生数据信号Sd。边沿切割器836根据一第二切割电压Ss2与时钟信号CLK来切割迭加信号Sz并产生边沿采样信号Sedg。误差切割器834根据根据参考电压Vref与时钟信号CLK来切割迭加信号Sz并产生误差信号(error signal)Serr。

另外，时钟数据恢复电路850接收数据信号Sd以及边沿采样信号Sedg并产生时钟信号CLK至切割电路830。再者，适应性滤波器860接收数据信号Sd与误差信号Serr来产生一参考电压Vref至误差切割器834，并且产生 一决策反馈均衡系数组(DFE coefficient set)至决策反馈均衡器870与连续时间线性均衡器510。

基本上，适应性滤波器860根据该数据信号Sd与误差信号Serr来动态改变该参考电压Vref以及决策反馈均衡系数组。举例来说，决策反馈均衡系数组中包括五个决策反馈均衡系数h1，h2，h3，h4，h5。当然，本发明决策反馈均衡系数组并不限定于决策反馈均衡系数的数目。

再者，决策反馈均衡器870接收数据信号Sd与决策反馈均衡系数组后产生反馈均衡信号Sf至加总器820，用以抵减第一均衡信号Sy中的后游标部分。基本上，迭加信号Sz、反馈均衡信号Sf与第一均衡信号Sy之间的关系为：

再者，连续时间线性均衡器510根据决策反馈均衡系数组来控制连续时间线性均衡器510的频率响应(frequency response)。例如，控制连续时间线性均衡器510的提升电平(boost level)以及极点(pole)。基本上，提升电平可为连续时间线性均衡器510的增益。

再者，第二实施例的接收器800是利用相同的时钟信号CLK对迭加信号Sz进行数据及相位误差的采样。

由以上的说明可知，本发明提出接收器及其相关控制方法。利用第一决策反馈均衡系数h1来调整连续时间线性均衡器510中的可变电阻的电阻值，用以改变提升电平。再者，利用第二决策反馈均衡系数h2与第三决策反馈均衡系数h3来调整可变电容的电容值，用以改变极点。

综上所述，虽然本发明已以优选实施例公开如上，然其并非用以限定本发明。本发明所属领域技术人员在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附权利要求书界定范围为准。