一种信源信道联合编解码方法及系统与流程

本发明属于多媒体通信领域，尤其是涉及一种信源信道联合编解码方法及系统。

背景技术：

随着数字通信、计算机网络及多媒体技术的飞速发展，多媒体通信已经成为一种不可避免的趋势。多媒体通信可分为数据处理和数据传输两部分，对应于视频应用系统，一般即为信源编码和信道编码。传统的香农分离原则将信源编码和信道编码分开考虑，然而目前的研究表明，这种绝对分离的方式在当前技术水平下无法达到高效可靠传输多媒体数据的目的，因此需要联合考虑信源编码与信道编码，实现信源信道联合编码。

根据信源-信道编码耦合的紧密程度可以将信源信道联合编码技术分为三类：

1.紧耦合的联合信源-信道编码，这种技术将信源编码和信道编码联合起来考虑，提出了信源控制的信道编码或信道优化的信源编码等算法。然而由于这类联合编码方式设计起来过于复杂，并且一定要基于某种特性已知的信源编码器和信道编码器，因此限制了其应用范围，目前已经不是研究的重点；

2.松耦合的不平等保护信源-信道编码，这种技术通过调整信道编码的保护粒度来保护信源输出的不同重要级别的数据。这类联合编码技术应用较多，而且已有部分实用。但究其根源仍未脱离传统的香农信息论，只是改进信道编码以适应信源编码的输出码流而已；

3.介于前两者之间的参数联合优化的信源-信道编码，这种技术将己知的信源编码器和信道编码器级连起来，保持两个编码器之间的独立性，但是联合优化它们的编码参数，以实现联合编码的目的。

当前，第三类联合编码技术是信源信道联合编码的主流方向。针对不可靠信道多媒体通信中的信道状态，通过合理分配原始多媒体数据和保护数据之间的传输带宽，实现信源和信道冗余度的合理分配，进而实现参数联合优化的信源信道编码系统。这种信源信道联合编码技术一方面可以降低系统的实现复杂度，同时可以通过信源和信道之间的速率分配来实现联合编码的目的，是一种折衷而又有效的编码方式。

但是，在战时的无线信道中总是存在着噪声、干扰、多径衰落等各种影响，传输信道的带宽占用大，图像在干扰信道下的传输噪声严重，造成实时视频等业务的质量较差，不能满足业务需求。

技术实现要素：

本发明目的在于提供一种信源信道联合编解码方法及系统，以解决现有技术中传输信道的带宽占用大、图像在干扰信道下的传输噪声严重，造成实时视频等业务的质量较差的技术问题，从而提高视频传输的业务质量。

为此本发明提供的技术方案如下：

一种信源信道联合编解码方法，包括：

发送端FPGA进行图像数据预处理；

发送端DSP进行图像压缩、RS编码和交织的信源信道联合编码；

接收端DSP进行解交织、RS译码和图像解压缩操作；

接收端FPGA进行图像数据还原及输出。

所述发送端FPGA进行图像数据预处理，包括：

监测图像数据中的帧同步信号，确定视频起始；

进行降采样和格式变化处理。

所述接收端FPGA进行图像数据还原及输出，包括：

监测图像数据的帧同步信号，确定视频起始；

进行升采样和格式变化处理。

所述进行交织的信源信道联合编码，包括：

定义编码帧结构，通过信号设计将有记忆信道转换为随机无记忆信道。

相应于上述方法，本发明还提供了一种信源信道联合编解码系统，包括：

发送端FPGA，用于进行图像数据预处理；

发送端DSP，用于进行图像压缩、RS编码和交织的信源信道联合编码；

接收端DSP，用于进行解交织、RS译码和图像解压缩操作；

接收端FPGA，用于进行图像数据还原及输出。

所述发送端FPGA包括：

第一检测单元，用于监测图像数据中的帧同步信号，确定视频起始；

降采样单元，用于进行降采样；

第一格式化单元，用于进行格式变化处理。

所述接收端FPGA包括：

第二检测单元，用于监测图像数据中的帧同步信号，确定视频起始；

升采样单元，用于进行升采样；

第二格式化单元，用于进行格式变化处理。

所述发送端DSP包括：

图像压缩单元，用于对发送端FPGA输出的图像数据进行压缩处理；

RS编码单元，用于进行RS信道编码；

交织单元，用于块交织处理。

所述发送端DSP包括：

解交织单元，用于根据交织单元的交织深度进行解交织处理；

RS译码单元，用于根据RS编码单元的RS信道进行信道译码；

图像解压缩单元，用于进行图像解压缩处理，恢复图像数据。

本发明与现有技术相比的有益效果是：

本申请提供的上述方案，针对复杂无线信道下的实时视频传输，通过图像压缩加RS编码加交织的信源信道联合编码，能够成功解决图像在干扰信道下的传输问题，从而提高视频传输的业务质量。

该方案采用前向纠错编码进行非均匀保护，同时考虑增加前向纠错编码占用额外信道带宽对信源传输码率的影响，以统一的信源信道联合编码统计率失真模型作为约束，优化分配信源信道编码码率，从而提高视频传输的业务质量。

同时，该方案交织技术引入联合编解码，自定义编码帧结构，通过信号设计将原来属于突发错误的有记忆信道，改造成近似独立差错的随机无记忆信道，在图像传输系统中满足实际应用抗误码需求，特别是提升了抗多径效应引来的突发误码能力，有效提高了联合编译码系统的纠错能力。

附图说明

图1是本发明提供的一种信源信道联合编解码方法流程示意图；

图2是本发明提供的发送端FPGA的控制流程图；

图3是本发明提供的发送端DSP的图像压缩控制流程图；

图4是本发明提供的发送端DSP的RS编码控制流程图；

图5是本发明提供的接收端DSP的RS的译码流程图；

图6是本发明提供的接收端DSP的图像解压缩控制流程图；

图7是本发明提供的接收端FPGA的图像输出流程图；

图8是本发明提供的一种信源信道联合编解码系统架构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例一：

本实施例提供了一种信源信道联合编解码方法，如图1所示，为该方法的一种流程示意图，具体包括以下步骤：

步骤S101，发送端FPGA进行图像数据预处理；

本实施例应用的实时视频信号处理系统中，低层的信号预处理算法处理的数据量大，对处理速度的要求高，但运算结构相对比较简单，适于用FPGA进行硬件实现，这样能同时兼顾速度及灵活性。

其中，所述预处理的过程可以包括如下子步骤：

S101a，监测图像数据中的帧同步信号，确定视频起始；

系统加电后，首先要配置视频解码芯片ADV7180；ADV7180解码芯片是一种综合视频解码器，它能自动检测到兼容国际标准NTS C、PAL和SECAM的模拟基带视频信号，并将其转换为兼容8位ITU-R BT.656接口标准的视频数据。

外部PAL制式的模拟图像信号经过ADV7180芯片采样后，量化为720x576大小、YUV格式的8位数字图像信号，该图像(720x576)数据帧的定义如下：

a.每个数据帧长480字节，均有同步头；

b.帧结构：同步头3字节；标识+索引1字节，其中高4位为图像标识符，0x0表示第1路，0xF表示第2路，低4位为索引计数；数据476字节。

引入状态机机制接收数字图像数据，监测帧同步信号，确定一帧视频起始，具体为：设置定位搜索与稳定接收两个状态；系统加电后，开始序贯缓存3字节图像数据，首先进入定位搜索态，在每个时钟周期判断缓存数据是否符合同步头字节，如不符合则继续定位搜索，如符合则确定为一帧视频起始位置，设置帧同步信号有效(高电平有效)，有效时间为一个时钟周期，同时进入稳定接收态；在稳定接收态时，设置计数器统计输出字节数，当到达帧同步头位置时，仍然要判断缓存数据是否符合同步头字节，如符合则继续留在稳定接收态，设置帧同步信号有效，如不符合则确定为帧同步失锁，帧同步信号无效，返回定位搜索态；如此条件转移，循环往复。

S101b，进行降采样和格式变化处理。

经过帧同步确定一帧视频起始位置后，同样采用状态机机制对图像的行和列分别进行下采样，只保留偶行和偶列上的像素，而删除奇行和奇列上的像素，从而变换为标准CIF格式(Common Intermediate Format，352×288像素)图像数据，具体为：设置帧同步检索与降采样处理两个状态；系统加电后，首先进入帧同步检索态，在每个时钟周期检索帧同步信号是否有效，否则继续留在帧同步检索态，有效则进入降采样处理态；在降采样处理态时，分别设置图像数据行、列计数器，在每个时钟周期，如判断计数值为偶行和偶列时，输出当前时钟周期的图像像素值；判断计数值为偶行和奇列时，保持前一个时钟周期的偶列图像像素值，即不输出当前奇列的图像像素值；判断行计数值为奇行时，不输出此行的所有图像像素值；当计数统计到一帧视频结束时返回帧同步检索态；如此条件转移，循环往复。

本系统采用基于DSP的EMIF(External Memory Interface，外部存储器接口)通过EDMA搬移数据实现与FPGA之间数据的并行传输，大大增加了系统的可靠性。EMIF是一个64bit的扩展内存接口.最大总线速度为133M，可以支持四个片选空间，通过激活不同存储空间的使能来实现对不同空间的访问。将FPGA看作是DSP的一个外挂存储器，EMIF实现方式主要有两种：其一，根据实际需要通过对自带模块的时序进行修改，这种设计方法看起来比较简单，但通过这种方法设计的程序通常透明度差、灵活度不高，限制了这种方法的使用；其二，采用用户自编写的程序来对FPGA进行控制，这种方法看起来比第一种方法复杂，但比较灵活，通用性更强.移植性比较好。本系统采用后一种方式实现DSP对FPGA RAM区的访问。同时考虑到EMIF的异步特性，在FPGA内采用了乒乓缓存结构，设置了ping和pong两个缓存区，具体为：程序开始运行后，DSP向FPGA发送开始控制指令，FPGA系统开始工作；FPGA在时钟信号的控制下打开ping缓存的写使能，将降采样后的图像数据写入FPGA中的ping缓存中；当ping缓存写满后，关闭ping缓存写使能，打开pong缓存写使能同时发送中断信号给DSP；DSP收到中断后，启动EDMA将ping存满的数据一次搬移到DSP内的缓存中。当FPGA中pong缓存写满后，关闭pong缓存写使能，打开ping缓存写使能，同时发中断给DSP；DSP收到中断后.开始启动EDMA将pong存满的数据搬移到DSP内部缓存中；这样周而复始实现FPGA到DSP数据的缓存和搬移。

步骤S102，发送端DSP进行图像压缩、RS编码和交织的信源信道联合编码；

上述实时视频信号处理系统中，高层处理算法的特点是所处理的数据量较低层算法少，但算法的控制结构复杂，适于用运算速度高、寻址方式灵活、通信机制强大的DSP芯片来实现。

本步骤中，发送端DSP首先通过配置EMIF接口，使DSP产生读时钟、读使能信号，接收FPGA输出的帧中断、行中断信号，从而接收并行原始数字图像数据，然后启动图像压缩，压缩后通过同步串口以恒定码速率向FPGA输出图像压缩码流，控制流程如图3所示。

其中图像压缩模块采用基于块预测的混合编码方案，采用了多预测模式的帧内预测编码技术、精细的帧间预测编码技术、整数变换与量化技术、场景自适应性可变长度编码技术、环路滤波器去块失真效应技术，充分提高图像压缩效率。

在图像压缩模块工程实现中针对特定的DSP平台，一方面采用视频输入采样与压缩并行技术，将一部分视频压缩编码时间隐藏在视频采样输入时间之内；一方面采用专用的SIMD指令级优化，提高视频编解码运算速度，从而降低编解码时延。

其次，在DSP处理器进行RS信道编码。针对复杂无线信道下的实时视频传输，采用FEC(Forward Error Correction，前向纠错编码)进行非均匀保护，同时考虑增加FEC编码占用额外信道带宽对信源传输码率的影响，以统一的信源信道联合编码统计率失真模型作为约束，优化分配信源信道编码码率，从而提高视频传输的业务质量。

其中信道编码可以选择为RS(255，239)或者RS(255，223)，以RS(255，239)为例，参数定义如下：

域生成多项式为F(x)＝x⁸+x⁴+x³+x²+1，GF(2)；

码生成多项式为g(x)＝(x+α)(x+α²)(x+α³)…(x+α¹⁵)(x+α¹⁶)，GF(2⁸)；

RS编码电路采用除法电路实现编码。先把输入数据分成码长为239个字节的码组，然后将每一个码组进行移位后模g(x)的运算，最后输出带有16个校验信息字节的编码后的数据。

编码电路的主要部分是一组线性反馈移位寄存器(LFSR)，如图4所示。电路工作过程如下：

①首先，所有的移存器清为0，门电路接通，开关电路打到A端。然后开始输入数据，进行移位，输入数据一方面直接输出，另一方面自动乘以x^n-k次后进入g(x)除法电路，从而完成了x^n-km(x)的作用。

②k次移位后m(x)全部送入电路，完成了除法作用，此时在移存器内保存了余式r(x)的系数，在二进制的情况下就是校验元。

③此时门电路关闭，开关电路打到B端，再经过n-k次移位后，把移存器的校验元全部输出，与原来的k位信息元组成了一个长为n的码字C(x)。

④门电路再次接通，开关电路打到A端，送入第二组信息组重复上述过程。

最后，在DSP处理器进行块交织处理，交织深度可选。在交织处理中可以自定义编码帧结构，通过信号设计将有记忆信道转换为随机无记忆信道。

为了使译码器输出的突发错误的发生率最小，减少RS码字中错误符号的相关性，防止超过RS译码器的纠错能力，采用交织的办法；在DSP发送端，编码序列在送入信道传输之前先通过一个“交织寄存器矩阵”。将输入序列逐行存入寄存器矩阵，存满以后，按列的次序取出，再送入传输信道。

本步骤将交织技术引入联合编解码，可以自定义编码帧结构，通过信号设计将原来属于突发错误的有记忆信道，改造成近似独立差错的随机无记忆信道，在图像传输系统中能够满足实际应用抗误码需求，特别是提升了抗多径效应引来的突发误码能力，可以有效提高联合编译码系统的纠错能力。

步骤S103，接收端DSP进行解交织、RS译码和图像解压缩操作；

本步骤与步骤S102对应，是步骤S102的逆过程，接收端DSP接收交织后的数据进行信源信道联合解码；

具体包括以下步骤：

首先，在DSP处理器进行解交织处理，对应发送端DSP设计交织深度可选。

接收端DSP收到数据后，先将序列存到一个与发端相同的交织寄存器矩阵，但与发端存取的次序正好相反，按列的次序存入，存满以后，按行的次序取出，然后送进RS译码器。因此送进RS译码器的序列与RS编码器输出的序列次序完全相同，RS译码器丝毫感觉不出交织矩阵的存在与否。

其次，在DSP处理器进行RS信道译码，对应发送端DSP设计RS(255，239)或者RS(255，223)可选，控制流程如图5所示。基于伴随式的译码算法是一种实现RS译码的有效算法。它是一种迭代算法，易于DSP编程实现。该算法包括以下四个步骤：

a、根据接收码字求伴随式S；

b、用迭代法确定错误位置多项式Λ(x)；

c、用钱氏搜索算法确定错误位置多项式Λ(x)的根，即错误位置数；

d、用幅尼(Forney)算法求错误值，并纠正错误。

最后，在DSP处理器进行图像解压缩处理，恢复为标准CIF格式(Common Intermediate Format，352×288像素)图像数据，控制流程如图6所示。

其中图像解压缩模块是图像压缩模块的逆过程，除采用可变长度解码技术、反量化反变换等技术恢复图像外，还采用视频解压缩与外同步显示输出并行技术，将一部分视频解压缩时间隐藏在信号输出时间之内，较大程度降低视频解码时延和外同步等待时延。

步骤S104，接收端FPGA进行图像数据还原及输出。

其中，本步骤与步骤S101的所述预处理对应，进行图像数据还原的过程可以包括如下子步骤：

步骤S104a，通过EMIF接收解压缩后的图像数据，确定视频起始；

接收端FPGA通过EMIF接收DSP输出的解压缩后的CIF格式图像数据，同样基于异步数据交换的考虑在FPGA内采用了乒乓缓存结构，设置了ping和pong两个缓存区，具体为：程序开始运行后，DSP向FPGA发送开始控制指令，FPGA系统开始工作；FPGA在时钟信号的控制下关闭ping缓存读使能，打开pong缓存读使能，同时发送中断信号给DSP，DSP收到中断后启动EDMA将解压缩后的图像数据从DSP内的缓存中搬移到FPGA的ping缓存中；当ping缓存写满后，关闭pong缓存读使能，打开ping缓存读使能，生成帧同步信号，同时发送中断信号给DSP，DSP收到中断后启动EDMA将解压缩后的图像数据从DSP内的缓存中搬移到FPGA的pong缓存中；当pong缓存写满后，关闭ping缓存读使能，打开pong缓存读使能，生成帧同步信号；这样周而复始实现DSP到FPGA数据的缓存和搬移。

步骤S104b，进行升采样和格式变化处理。

具体应用实例如下：

确定一帧视频起始位置后，采用状态机机制对图像的行和列分别进行升采样，保留接收到的CIF格式(352×288像素)图像像素，同时在奇行和奇列位置上插入图像像素，从而恢复为720×576格式的图像数据，具体为：设置帧同步检索与升采样处理两个状态；系统加电后，首先进入帧同步检索态，在每个时钟周期检索帧同步信号是否有效，否则继续留在帧同步检索态，有效则进入升采样处理态；在升采样处理态时，分别设置图像数据行、列计数器，行、列计数最大值分别为720、576，在每个时钟周期，如判断行计数值为偶行，列计数值为偶列时，输出当前时钟周期的图像像素值，列计数值为奇列时，输出当前行相邻2个偶列图像像素值相加取平均后得到的图像像素值；同时需要缓存插值后的相邻2行偶行的所有图像像素值；判断行计数值为奇行时，按列输出的图像像素值为缓存的此奇行相邻的2行偶行对应列的图像像素值相加取平均后得到的图像像素值；当计数统计到一帧视频结束时返回帧同步检索态；如此条件转移，循环往复。

接收端系统加电后，首先要配置视频编码芯片ADV7393；ADV7393是一款低功耗、高质量的视频编码器。它具有3个高质量10位视频DAC，可以将CVBS、S-Video、YPrPb/RGB的模拟视频信号以高清(HD)标准输出。升采样后的720×576格式图像数据通过ADV7393进行数模转换后输出到视频终端。

控制流程如图7所示。

本实施例提供的上述方法，针对复杂无线信道下的实时视频传输，通过图像压缩加RS编码加交织的信源信道联合编码，能够成功解决图像在干扰信道下的传输问题，从而提高视频传输的业务质量。

该方案采用前向纠错编码进行非均匀保护，同时考虑增加前向纠错编码占用额外信道带宽对信源传输码率的影响，以统一的信源信道联合编码统计率失真模型作为约束，优化分配信源信道编码码率，从而提高视频传输的业务质量。同时，该方案交织技术引入联合编解码，自定义编码帧结构，通过信号设计将原来属于突发错误的有记忆信道，改造成近似独立差错的随机无记忆信道，在图像传输系统中满足实际应用抗误码需求，特别是提升了抗多径效应引来的突发误码能力，有效提高了联合编译码系统的纠错能力。

实施例二

相应于上述方法，本实施例还提供了一种信源信道联合编解码系统，如图8提供的系统架构示意图，具体包括一下模块：

发送端FPGA 801，用于进行图像数据预处理；

发送端DSP 802，用于进行图像压缩、RS编码和交织的信源信道联合编码；

接收端DSP 803，用于进行解交织、RS译码和图像解压缩操作；

接收端FPGA 804，用于进行图像数据还原及输出。

其中，所述发送端FPGA 801包括：

第一检测单元，用于监测图像数据中的帧同步信号，确定视频起始；

具体的，第一检测单元接收来自视频AD转换芯片的720×576像素图像数据，监测帧同步信号，确定一帧视频起始。

降采样单元，用于进行降采样；具体可以进行2倍降采样处理。

第一格式化单元，用于进行格式变化处理，其中变换为标准CIF格式(Common Intermediate Format，352×288像素)图像数据，通过EMIF(External Memory Interface，外部存储器接口)输出到发送端DSP。

对应发送端，所述接收端FPGA包括：

第二检测单元，用于监测图像数据中的帧同步信号，确定视频起始；

升采样单元，用于进行升采样；

第二格式化单元，用于进行格式变化处理。

具体的，接收端FPGA接收DSP输出的解压缩恢复图像数据，第二检测单元监测帧同步信号，确定一帧视频起始后，升采样单元进行2倍升采样处理，第二格式化单元将升采样处理的数据恢复为720×576格式图像数据输出至DA转换芯片。

同时，所述发送端DSP 802具体可以包括：

图像压缩单元，用于对发送端FPGA输出的图像数据进行压缩处理；压缩后数据率可以选择为457kbps；

RS编码单元，用于进行RS信道编码；针对复杂无线信道下的实时视频传输，采用FEC(Forward Error Correction，前向纠错编码)进行非均匀保护，同时考虑增加FEC编码占用额外信道带宽对信源传输码率的影响，以统一的信源信道联合编码统计率失真模型作为约束，优化分配信源信道编码码率，从而提高视频传输的业务质量。

其中信道编码可以选择为RS(255，239)或者RS(255，223)；

交织单元，用于块交织处理。其中交织深度可选。在交织处理中可以自定义编码帧结构，通过信号设计将有记忆信道转换为随机无记忆信道。

与发送端DSP 802对应，所述发送端DSP 803具体可以包括：

解交织单元，用于根据交织单元的交织深度进行解交织处理；

RS译码单元，用于根据RS编码单元的RS信道进行信道译码，其中RS(255，239)或者RS(255，223)可选

图像解压缩单元，用于进行图像解压缩处理，恢复图像数据。

本实施例提供的上述系统，针对复杂无线信道下的实时视频传输，通过图像压缩加RS编码加交织的信源信道联合编码，能够成功解决图像在干扰信道下的传输问题，从而提高视频传输的业务质量。

该系统采用FPGA+DSP的硬件架构，FPGA负责原始视频数据的预处理，DSP负责预处理后的视频数据的信源信道联合编解码。该系统具有灵活的处理结构，对不同需求的应用都有较强的适应能力，尤其适合快速的视频压缩与处理任务，为设计中如何处理软硬件的关系提供了一个较好的解决方案。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处。本实施例为方法实施例一、二和三对应的系统实施例，其中各个模块功能的实现方式可以参见上述方法实施例，其类同之处相互参见即可，不再赘述。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

本发明中应用了具体实施例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。