一种采用CNFET实现的三值PUF单元及电路的制作方法

本发明涉及一种PUF单元，尤其是涉及一种采用CNFET实现的三值PUF单元及电路。

背景技术：

物理不可克隆函数(Physical Unclonable Function,PUF)电路利用集成电路制造过程中的随机工艺偏差产生密钥，并将其应用于密码系统^[1]。由于随机工艺偏差，相同结构的不同芯片在同一激励下，将得到不同的输出响应。因此攻击者尽管知道PUF电路结构，但由于工艺偏差的不可控，也无法克隆出具有相同输出响应的PUF电路。PUF电路不可克隆的特性，使得PUF电路可防御多种传统攻击模式。Pappu等首先提出PUF的概念，并设计光学PUF来实现系统认证等应用。随后Gassend等以硅参数的随机函数概念为基础，提出PUF电路。因此对PUF电路的研究和应用越来越深入，如知识产权保护、设备认证、硬件识别、密钥产生等。

在硅PUF电路中，随着特征尺寸缩小到纳米量级，互连线寄生效应带来的门延时、互连线串扰等问题越来越严重。PUF电路唯一性代表区别相同结构的不同芯片的能力，随机性影响该电路不可克隆性的强弱，因此提高PUF电路的随机性和唯一性这两方面性能尤为重要。碳纳米管(Carbon Nanotube,CNT)因弹性散射具有超长自由程，使其拥有弹道传输特性，准一维结构的CNT相比三维体硅和二维绝缘衬底上的硅具有更好的电子控制能力。碳纳米管场效应晶体管(Carbon Nanotube Field Effect Transistor,CNFET)以CNT为导电沟道，利用CNFET设计的PUF电路具有更好的随机性和唯一性。在PUF电路中，提高激励响应对(challenge-response pairs,CRPs)数量可以提高密钥的复杂度。对于二值PUF电路中，增加激励响应对的数量，势必会增加芯片面积。三值逻辑相对于二值逻辑来说，其信号取值可以为“0”、“1”和“2”，对于相同n位PUF电路，三值PUF电路的激励响应对数量是二值PUF电路的(1.5)ⁿ倍。

鉴此，结合CNFET技术和三值技术，设计一种在保证具有正确的逻辑功能的基础上，电路面积较小，具有较好的随机性和唯一性的采用CNFET实现的三值PUF单元及电路具有重要意义。

技术实现要素：

本发明所要解决的技术问题之一是提供一种在保证具有正确的逻辑功能的基础上，电路面积较小，具有较好的随机性和唯一性的采用CNFET实现的三值PUF单元。

本发明解决上述技术问题之一所采用的技术方案为：一种采用CNFET实现的三值PUF单元，包括第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管、第八CNFET管、第九CNFET管和第十CNFET管；所述的第一CNFET管、所述的第三CNFET管、所述的第四CNFET管、所述的第五CNFET管、所述的第七CNFET管和所述的第八CNFET管均为N型CNFET管，所述的第二CNFET管、所述的第六CNFET管、所述的第九CNFET管和所述的第十CNFET管均为P型CNFET管；所述的第一CNFET管的栅极和所述的第八CNFET管的栅极连接且其连接端为所述的三值PUF单元的字线控制信号输入端，所述的第一CNFET管的漏极、所述的第二CNFET管的栅极、所述的第三CNFET管的栅极、所述的第五CNFET管的源极、所述的第六CNFET管的漏极、所述的第七CNFET管的漏极和所述的第九CNFET管的漏极连接，所述的第一CNFET管的源极为所述的三值PUF单元的反相输出端，所述的第二CNFET管的源极、所述的第九CNFET管的源极、所述的第十CNFET管的源极、所述的第六CNFET管的源极、所述的第四CNFET管的栅极和所述的第五CNFET管的栅极连接且其连接端接入第一电源，所述的第二CNFET管的漏极、所述的第三CNFET管的漏极、所述的第四CNFET管的源极、所述的第十CNFET管的漏极、所述的第六CNFET管的栅极、所述的第七CNFET管的栅极和所述的第八CNFET管的漏极连接，所述的第三CNFET管的源极和所述的第七CNFET管的源极均接地，所述的第四CNFET管的漏极和所述的第五CNFET管的漏极连接且其连接端接入第二电源，所述的第二电源为所述的第一电源的一半，所述的第八CNFET管的源极为所述的三值PUF单元的输出端，所述的第九CNFET管的栅极和所述的第十CNFET管的栅极连接且其连接端为所述的三值PUF单元的使能端。

与现有技术相比，本发明的三值PUF单元的优点在于通过对碳纳米管场效应晶体管(Carbon Nanotube Field Effect Transistor,CNFET)和物理不可克隆函(Physical Unclonable Functions，PUF)电路的研究，第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管和第七CNFET管组成交叉耦合反相器，交叉耦合反相器由于工艺偏差而引起的偏差电流，通过交叉耦合反相器的正反馈作用可将微小的电流偏差放大，从而得到稳定的输出值，并通过第一CNFET管和第八CNFET管将存储节点的数据读出，第九CNFET管和第十CNFET管管组成预充电电路，在预充电阶段通过第一电源Vdd将存储节点预充为高电平，预充电阶段，三值PUF单元的字线控制信号输入端接入的字线控制信号为低电平，第一CNFET管和第八CNFET管关闭，三值PUF单元的使能端接入的使能信号为低电平，第九CNFET管和第十CNFET管导通，存储节点被预充为高电平，即为逻辑值“2”，求值阶段，三值PUF单元的使能端接入的使能信号为高电平，第九CNFET管和第十CNFET管关闭，由于存在工艺偏差，第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管和第七CNFET管组成的交叉耦合反相器中两个反相器的竞争能力不同，存储节点最终稳定于某一个确定的逻辑值，从两个反相器开始竞争到存储节点稳定所需的最小时间称建立时间，通过实验验证，本发明的三值PUF单元的建立时间为0.1ns，具有较小的建立时间，在保证具有正确的逻辑功能的基础上，电路面积较小，具有较好的随机性和唯一性。

本发明所要解决的技术问题之二是提供一种在保证具有正确的逻辑功能的基础上，电路面积较小，具有较好的随机性和唯一性的采用CNFET实现的三值PUF电路。

本发明解决上述技术问题之二所采用的技术方案为：一种采用CNFET实现的三值PUF电路，包括三值行译码器、三值列译码器、三值输出电路和三值PUF单元阵列，所述的三值PUF单元阵列由3ⁿx3ⁿ个三值PUF单元排列成3ⁿ行×3ⁿ列的矩阵，n为大于等于1的整数；所述的三值行译码器具有n个输入端和3ⁿ个输出端，所述的三值列译码器具有n个输入端和3ⁿ个输出端，所述的三值输出电路具有3ⁿ×3ⁿ个输入端、3ⁿ×3ⁿ个反相输入端和2×3ⁿ个输出端。所述的三值PUF单元包括第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管、第八CNFET管、第九CNFET管和第十CNFET管；所述的第一CNFET管、所述的第三CNFET管、所述的第四CNFET管、所述的第五CNFET管、所述的第七CNFET管和所述的第八CNFET管均为N型CNFET管，所述的第二CNFET管、所述的第六CNFET管、所述的第九CNFET管和所述的第十CNFET管均为P型CNFET管；所述的第一CNFET管的栅极和所述的第八CNFET管的栅极连接且其连接端为所述的三值PUF单元的字线控制信号输入端，所述的第一CNFET管的漏极、所述的第二CNFET管的栅极、所述的第三CNFET管的栅极、所述的第五CNFET管的源极、所述的第六CNFET管的漏极、所述的第七CNFET管的漏极和所述的第九CNFET管的漏极连接，所述的第一CNFET管的源极为所述的三值PUF单元的反相输出端，所述的第二CNFET管的源极、所述的第九CNFET管的源极、所述的第十CNFET管的源极、所述的第六CNFET管的源极、所述的第四CNFET管的栅极和所述的第五CNFET管的栅极连接且其连接端接入第一电源，所述的第二CNFET管的漏极、所述的第三CNFET管的漏极、所述的第四CNFET管的源极、所述的第十CNFET管的漏极、所述的第六CNFET管的栅极、所述的第七CNFET管的栅极和所述的第八CNFET管的漏极连接，所述的第三CNFET管的源极和所述的第七CNFET管的源极均接地，所述的第四CNFET管的漏极和所述的第五CNFET管的漏极连接且其连接端接入第二电源，所述的第二电源为所述的第一电源的一半，所述的第八CNFET管的源极为所述的三值PUF单元的输出端，所述的第九CNFET管的栅极和所述的第十CNFET管的栅极连接且其连接端为所述的三值PUF单元的使能端；第j行所述的三值PUF单元的字线控制信号输入端分别与所述的三值行译码器的第j个输出端连接，第j列所述的三值PUF单元的字线控制信号输入端分别与所述的三值列译码器的第j个输出端连接，j＝1，2，…，3ⁿ；3ⁿx3ⁿ个所述的三值PUF单元的输出端与所述的三值输出电路的3ⁿx3ⁿ个输入端一一对应连接，3ⁿx3ⁿ个所述的三值PUF单元的反相输出端与所述的三值输出电路的3ⁿx3ⁿ个反相输入端一一对应连接。

与现有技术相比，本发明的三值PUF电路的优点在于三值PUF单元阵列中的三值PUF单元通过第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管和第七CNFET管组成交叉耦合反相器，交叉耦合反相器由于工艺偏差而引起的偏差电流，三值PUF单元的电流竞争得到随机的、不可克隆的三值输出信号“0”、“1”和“2”输出，在32nm CNFET标准模型库下，采用HSPICE对本发明的三值PUF电路进行Monte Carlo仿真，分析其随机性、唯一性等性能，模拟结果表明本发明的三值PUF电路的随机性为33.21％，与理想值的33.33％非常接近，唯一性为66.75％，与理想值的66.66％几乎相等，具有很强的随机性和很高的唯一性，在保证具有正确的逻辑功能的基础上，电路面积较小，具有较好的随机性和唯一性。

附图说明

图1为本发明的采用CNFET实现的三值PUF单元的电路图；

图2为本发明的采用CNFET实现的三值PUF单元的工作时序图；

图3为本发明的采用CNFET实现的三值PUF单元的Monte Carlo仿真图；

图4为本发明的采用CNFET实现的三值PUF电路的电路图；

图5为本发明的采用CNFET实现的三值PUF电路的243位的输出响应的随机性分布图；

图6为本发明的采用CNFET实现的三值PUF电路的3位输出响应的27种可能的取值图；

图7为本发明的采用CNFET实现的三值PUF电路的片间汉明距离分布图。

具体实施方式

本发明公开了一种采用CNFET实现的三值PUF单元，以下结合附图实施例对本发明的采用CNFET实现的三值PUF单元作进一步详细描述。

实施例：如图1所示，一种采用CNFET实现的三值PUF单元，包括第一CNFET管T1、第二CNFET管T2、第三CNFET管T3、第四CNFET管T4、第五CNFET管T5、第六CNFET管T6、第七CNFET管T7、第八CNFET管T8、第九CNFET管T9和第十CNFET管T10；第一CNFET管T1、第三CNFET管T3、第四CNFET管T4、第五CNFET管T5、第七CNFET管T7和第八CNFET管T8均为N型CNFET管，第二CNFET管T2、第六CNFET管T6、第九CNFET管T9和第十CNFET管T10均为P型CNFET管；第一CNFET管T1的栅极和第八CNFET管T8的栅极连接且其连接端为三值PUF单元的字线控制信号输入端，第一CNFET管T1的漏极、第二CNFET管T2的栅极、第三CNFET管T3的栅极、第五CNFET管T5的源极、第六CNFET管T6的漏极、第七CNFET管T7的漏极和第九CNFET管T9的漏极连接，第一CNFET管T1的源极为三值PUF单元的反相输出端，第二CNFET管T2的源极、第九CNFET管T9的源极、第十CNFET管T10的源极、第六CNFET管T6的源极、第四CNFET管T4的栅极和第五CNFET管T5的栅极连接且其连接端接入第一电源Vdd，第二CNFET管T2的漏极、第三CNFET管T3的漏极、第四CNFET管T4的源极、第十CNFET管T10的漏极、第六CNFET管T6的栅极、第七CNFET管T7的栅极和第八CNFET管T8的漏极连接，第三CNFET管T3的源极和第七CNFET管T7的源极均接地，第四CNFET管T4的漏极和第五CNFET管T5的漏极连接且其连接端接入第二电源Vdd1，第二电源Vdd1为第一电源Vdd的一半，第八CNFET管T8的源极为三值PUF单元的输出端，第九CNFET管T9的栅极和第十CNFET管T10的栅极连接且其连接端为三值PUF单元的使能端。

本发明的采用CNFET实现的三值PUF单元中，第二CNFET管T2、第三CNFET管T3、第四CNFET管T4、第五CNFET管T5、第六CNFET管T6和第七CNFET管T7组成交叉耦合反相器，交叉耦合反相器由于工艺偏差而引起的偏差电流，通过交叉耦合反相器的正反馈作用可将微小的电流偏差放大，从而得到稳定的输出值，并通过第一CNFET管T1和第八CNFET管T8将存储节点Q和的数据读出，第九CNFET管T9和第十CNFET管T10管组成预充电电路，在预充电阶段通过第一电源Vdd将节点Q和均预充为高电平。

本发明的采用CNFET实现的三值PUF单元的工作分为两个阶段：预充电阶段和求值阶段，其工作时序如图2所示。预充电阶段，三值PUF单元的字线控制信号输入端接入的字线控制信号W为低电平，第一CNFET管T1和第八CNFET管T8关闭；三值PUF单元的使能端接入的使能信号EN为低电平，第九CNFET管T9和第十CNFET管T10导通，节点Q与被预充为高电平，即为逻辑值“2”。求值阶段，三值PUF单元的使能端接入的使能信号EN为高电平，第九CNFET管T9和第十CNFET管T10关闭，由于存在工艺偏差，第二CNFET管T2、第三CNFET管T3、第四CNFET管T4、第五CNFET管T5、第六CNFET管T6和第七CNFET管T7组成的交叉耦合反相器中两个反相器的竞争能力不同，节点Q和最终稳定于某一个确定的逻辑值，从两个反相器开始竞争到节点Q和稳定所需的最小时间称建立时间T_s，因此在三值PUF单元的使能端接入的使能信号EN为高电平后到数据读出前必须有一段等待时间T_d，等待时间T_d大于建立时间T_s，三值PUF单元才能正常工作。经过等待时间T_d后W为高电平，第一CNFET管T1和第八CNFET管T8导通，读出交叉耦合反相器竞争产生的数据，得到输出响应BL和

由图2所示的三值PUF单元工作时序图可知，等待时间T_d必须大于交叉耦合三值反相器竞争到数据稳定所用的建立时间T_s，否则读出的数据将会出错。本发明的采用CNFET实现的三值PUF单元的Monte Carlo仿真图如图3所示。分析图3可知，本发明的三值PUF单元的T_s为0.1ns，具有较小的T_s。

本发明还公开了一种采用CNFET实现的三值PUF电路，以下结合附图实施例对本发明的采用CNFET实现的三值PUF电路作进一步详细描述。

实施例：如图1和图4所示，一种采用CNFET实现的三值PUF电路，包括三值行译码器、三值列译码器、三值输出电路和三值PUF单元阵列，三值PUF单元阵列由3ⁿx3ⁿ个三值PUF单元cell排列成3ⁿ行×3ⁿ列的矩阵，n为大于等于1的整数；三值行译码器具有n个输入端和3ⁿ个输出端，三值列译码器具有n个输入端和3ⁿ个输出端，三值输出电路具有3ⁿ×3ⁿ个输入端、3ⁿ×3ⁿ个反相输入端和2×3ⁿ个输出端；三值PUF单元包括第一CNFET管T1、第二CNFET管T2、第三CNFET管T3、第四CNFET管T4、第五CNFET管T5、第六CNFET管T6、第七CNFET管T7、第八CNFET管T8、第九CNFET管T9和第十CNFET管T10；第一CNFET管T1、第三CNFET管T3、第四CNFET管T4、第五CNFET管T5、第七CNFET管T7和第八CNFET管T8均为N型CNFET管，第二CNFET管T2、第六CNFET管T6、第九CNFET管T9和第十CNFET管T10均为P型CNFET管；第一CNFET管T1的栅极和第八CNFET管T8的栅极连接且其连接端为三值PUF单元的字线控制信号输入端，第一CNFET管T1的漏极、第二CNFET管T2的栅极、第三CNFET管T3的栅极、第五CNFET管T5的源极、第六CNFET管T6的漏极、第七CNFET管T7的漏极和第九CNFET管T9的漏极连接，第一CNFET管T1的源极为三值PUF单元的反相输出端，第二CNFET管T2的源极、第九CNFET管T9的源极、第十CNFET管T10的源极、第六CNFET管T6的源极、第四CNFET管T4的栅极和第五CNFET管T5的栅极连接且其连接端接入第一电源Vdd，第二CNFET管T2的漏极、第三CNFET管T3的漏极、第四CNFET管T4的源极、第十CNFET管T10的漏极、第六CNFET管T6的栅极、第七CNFET管T7的栅极和第八CNFET管T8的漏极连接，第三CNFET管T3的源极和第七CNFET管T7的源极均接地，第四CNFET管T4的漏极和第五CNFET管T5的漏极连接且其连接端接入第二电源Vdd1，第二电源Vdd1为第一电源Vdd的一半，第一电源Vdd为0.9v，第二电源Vdd1为0.45v，第八CNFET管T8的源极为三值PUF单元的输出端，第九CNFET管T9的栅极和第十CNFET管T10的栅极连接且其连接端为三值PUF单元的使能端；第j行三值PUF单元的字线控制信号输入端分别与三值行译码器的第j个输出端连接，第j列三值PUF单元的字线控制信号输入端分别与三值列译码器的第j个输出端连接，j＝1，2，…，3ⁿ；3ⁿx3ⁿ个三值PUF单元的输出端与三值输出电路的3ⁿx3ⁿ个输入端一一对应连接，3ⁿx3ⁿ个三值PUF单元的反相输出端与三值输出电路的3ⁿx3ⁿ个反相输入端一一对应连接。

本发明的三值PUF电路的工作过程为：三值激励信号(C₀C₁C₂...C_n-1)通过三值行列译码器选择三值PUF单元阵列中相应的一行三值PUF单元，通过三值PUF单元接入的使能信号EN控制PUF电路的工作，当三值PUF单元的字线控制信号输入端接入的字线控制信号W为高电平时，三值输出电路输出三值响应信号。

在三值PUF电路中，相同单元个数的三值PUF单元阵列相比二值PUF单元阵列可存储更多的信息，提高了信息存储密度。同时，三值激励信号(C₀C₁C₂...C_n-1)输入使用三值行译码器和三值列译码器，log₃(2ⁿ)位三值激励信号输入对应的译码输出与n位二值激励信号对应的译码输出位数相同，相比二值译码器大大减小了电路布线面积。对于n位二值PUF电路，其激励响应对数量为2ⁿ，而n位三值PUF电路中，其激励响应对数量为3ⁿ；相比传统的二值PUF电路，随着PUF电路位数的增加，三值PUF电路激励响应对数量按照(1.5)ⁿ指数函数的倍数增加。从而可通过增加激励响应对的数量，提高PUF电路的安全性。PUF电路随机性越好，加密过程越安全，防御攻击的能力更强。在三值PUF电路中，其随机性指的是对于每一位响应信号，输出逻辑“0”、“1”和“2”的概率相等。三值PUF电路的随机性是通过测量输出响应逻辑值所占的比例来确定。理想情况下，输出响应逻辑值“0”、“1”和“2”的比例应各占33.3％。当输入激励为5位三值信号时，三值译码器的输出为243位。

本发明的采用CNFET实现的三值PUF电路的243位的输出响应的随机性分布图如图5所示，以逻辑值“1”为例，从图5中可以看出，本发明的采用CNFET实现的三值PUF电路的随机性服从期望值为33.21％、标准差为5.6％的高斯分布。

本发明的采用CNFET实现的三值PUF电路的3位输出响应的27种可能的取值图如图6所示，通过HSPICE仿真并统计数据，可以得出连续三位输出响应的概率几乎相等。由图5)中期望值为33.21％与理想情况的33.3％几乎相等，以及图6中27种可能取值概率基本相等可以知道，本发明的三值PUF电路具有很好的随机性。

相比二值PUF电路，三值PUF电路具有更多的逻辑值。因此，在对比二值与三值PUF电路随机性时，需要将随机性偏差归一化。归一化随机性偏差为：R_u＝|R_r-R_i|/d。其中，R_u为归一化随机性偏差、R_r随机性偏差测量值、R_i为理想随机性偏差、d为逻辑基。本发明的三值PUF电路与传统二值PUF电路的随机性偏差对比数据如表1所示。

表1本发明与传统二值PUF电路的随机性偏差对比表

表1中文献1表示文献“VIJAYAKUMAR A,KUNDU S.A Novel Modeling Attack Resistant PUF Design Based on Non-linear Voltage Transfer Characteristics[C].2015 Design,Automation&Test in Europe Conference&Exhibition.EDA Consortium.2015:653-658.”中公开的二值PUF电路；文献2表示文献“LIM D,LEE J W,GASSEND B,et al.Extracting Secret Keys from Integrated Circuits[J].IEEE Transaction on Very Large Scale Intergration Systems.2004,13(10):1200-1205.”中公开的二值PUF电路；文献3表示文献“LAO Y,PARHI K K.Statistical Analysis of MUX-Based Physical Unclonable Functions[J].IEEE Transaction on Computer-Aided Design of Integrated Circuits and Systems.2014,33(5):649-662.”中公开的二值PUF电路；文献4表示文献“SU Y,HOLLEMAN J,OTIS B P.A Digital 1.6pJ/bit Chip Identification Circuit Using Process Variations[J].IEEE Journal of Solid-State Circuits.2008,43(1):69-77.”中公开的二值PUF电路；文献5表示文献“CHELLAPPA S,CLARK L T.SRAM-Based Unique Chip Identifier Techniques[J].IEEE Transactions on Very Large Scale Integration Systems.2016,24(4):1213-1222.”中公开的二值PUF电路；从表1可以看出本发明的三值PUF电路归一化偏差最小，具有很强的随机性。

PUF电路的唯一性越好，其不可克隆性越强，从而电路更安全。唯一性可由平均片间汉明距离(Inter-HammingDistances,HD_Inter)来表示。HD_Inter的测量是在相同条件下对不同芯片给相同的激励，每片芯片得到特定的输出响应，测量这些输出响应的平均片间汉明距离。理想情况下，三值PUF电路的唯一性为66.66％。

本发明的采用CNFET实现的三值PUF电路通过MonteCarlo进行仿真，其片间汉明距离分布图如图7所示。由图7可知，本发明的三值PUF电路片间汉明距离期望值为66.75％，标准差为5.96％。其期望值与理想值非常接近，因此本发明的三值PUF电路具有很好的唯一性。

同样，三值PUF电路与二值PUF电路唯一性的对比，需进行归一化处理。归一化唯一性为：U_u＝|U_r-U_i|/d。其中，U_u为归一化唯一性、U_r为唯一性测量值、U_i为唯一性理想值、d为逻辑基。本发明的三值PUF电路与传统二值PUF电路的唯一性偏差对比数据如表2所示。

表2本发明与传统二值PUF电路的唯一性偏差对比

表2中文献1表示文献“VIJAYAKUMAR A,KUNDU S.A Novel Modeling Attack Resistant PUF Design Based on Non-linear Voltage Transfer Characteristics[C].2015Design,Automation&Test in Europe Conference&Exhibition.EDA Consortium.2015:653-658.”中公开的二值PUF电路；表2中文献4表示文献“1SU Y,HOLLEMAN J,OTIS B P.A Digital 1.6pJ/bit Chip Identification Circuit Using Process Variations[J].IEEE Journal of Solid-State Circuits.2008,43(1):69-77.”中公开的二值PUF电路；表2中文献5表示文献“CHELLAPPA S,CLARK L T.SRAM-Based Unique Chip Identifier Techniques[J].IEEE Transactions on Very Large Scale Integration Systems.2016,24(4):1213-1222.”中公开的二值PUF电路；表2中文献6表示文献“SUH G E,DEVADAS S.Physical Unclonable Functions for Device Authentication and Secret Key Generation[C].2007 IEEE Design Automation Conference.2007:9-14.”中公开的二值PUF电路；表2中文献7表示文献“CAOY,ZHANG L,CHANG C H,et al.A Low-Power Hybrid RO PUF with Improved Thermal Stability for Lightweight Applications[J].IEEE Transaction on Computer-Aided Design of Integrated Circuits and Systems.2015,34(7):1-5.”中公开的二值PUF电路；从表2中可以看出，归一化后本发明的三值PUF电路归一化唯一性最小，具有很高的唯一性。