本申请涉及编译码技术，尤其涉及一种极性码的速率匹配方法及设备。
背景技术：
通信系统通常采用信道编码提高数据传输的可靠性，以保证通信的质量。土耳其教授arikan提出的极化码(polarcodes)是第一个理论上可以达到香农容量且具有低编译码复杂度的好码。因此，polar码在5g中具有很大的发展和应用前景，并在3gpp(the3rdgenerationpartnerproject，第三代合作伙伴项目)ran1(ran的英文全称：radioaccessnetwork；ran的中文全称：无线接入网络)87次会议上被接纳用于控制信道编码。
在编码过程中，编码端可以通过传输信道上的比特被重复(repetition)、打孔或者缩短(shorten)来实现速率匹配。然而，现有技术中的重复、打孔以及缩短的速率匹配方式需要各自的硬件实现，当三种速率匹配方法都被应用时，则需要三套不同的硬件来实现，导致硬件实现的复杂度高占用的面积大。
技术实现要素：
本申请提供一种极性码的速率匹配方法及设备，用以降低硬件的复杂度，降低硬件所占的面积。
本申请第一方面提供一种极性码的速率匹配方法，包括：
根据母码长度n和速率匹配方式进行极化编码，得到极化编码后的编码比特，所述速率匹配方式为第一速率匹配方式或第二速率匹配方式，所述n为正整数；其中，第一速率匹配方式可以为打孔速率匹配方式或缩短速率匹配方式，第二速率匹配方式可以为重复速率匹配方式，编码端在编码过程中会选择一种速率匹配方式进行编码；
根据所述速率匹配方式对应的比特存储顺序，将所述极化编码后的编码比特存储至循环缓存中，其中，所述第一速率匹配方式与所述第二速率匹配方式对应的比特存储顺序相同；即编码端对于不同的速率匹配方式，采用相同的比特存储顺序，从而在比特收集后，不同的速率匹配方式对应的极化编码后的比特在循环缓存中的存储顺序相同，从而使用一个交织器可以实现，或者在顺序或逆序比特存储时，不需要交织器，从而降低了硬件复杂度，降低硬件所占的面积；
根据所述速率匹配方式对应的比特读取顺序，从所述循环缓存中读取速率匹配的输出序列，所述第一速率匹配方式与所述第二速率匹配方式对应的比特读取顺序不同。
由于不同的速率匹配方式对应的比特存储顺序相同，为了保证速率匹配后不同的速率匹配方式能够输出正确的输出序列，不同的速率匹配方式对应的比特读取顺序不同，即对应的比特选择顺序不同。
在一种可能的设计中，所述输出序列的长度为目标码长m，所述m为整数；
所述第一速率匹配方式对应的目标码长m小于所述母码长度n；
所述第二速率匹配方式对应的目标码长m大于所述母码长度n。
在一种可能的设计中，所述根据所述速率匹配方式对应的比特存储顺序，将所述极化编码后的编码比特存储至循环缓存中，包括：
根据所述速率匹配方式对应的交织方式，对所述极化编码后的编码比特进行交织处理，得到交织处理后的编码比特，所述比特存储顺序与所述交织处理后的编码比特的排序相同；
对所述交织处理后的编码比特进行比特收集，存储至所述循环缓存中。
通过交织的方式，可以将打孔位或缩短位设置在预设位置，便于编码端进行读取。
在一种可能的设计中，所述第一速率匹配方式对应的比特读取顺序为依次读取所述循环缓存中的第n-m+1位到第n位，第1位至第n-m位对应打孔位；或者，所述第一速率匹配方式对应的比特读取顺序为依次读取所述循环缓存中的第1位到第m位，第m+1位至第n位对应缩短位；打孔位和缩短位的具体位置的设置，可以通过速率匹配方式所指示，具体可通过交织来实现；
所述第二速率匹配方式对应的比特读取顺序为从任意位置开始依次顺序或逆序循环读取所述循环缓存中的编码比特直至读取到m位。
在一种可能的设计中，所述第一速率匹配方式所指示的打孔位或缩短位位于第一集合中，所述第一速率匹配方式对应的比特读取顺序为依次顺序或逆序读取所述循环缓存，在当前位对应的序号位于所述第一集合中时，则跳过所述当前位直至读取到最后一位；
所述第二速率匹配方式对应的比特读取顺序为从任意位置开始依次顺序或逆序循环读取所述循环缓存中的编码比特直至读取到m位。
在一种可能的设计中，所述根据所述速率匹配方式对应的比特存储顺序，将所述极化编码后的编码比特存储至循环缓存中，包括：
根据所述速率匹配方式对应的交织方式，对所述极化编码后的编码比特进行交织处理，得到交织处理后的编码比特，所述比特存储顺序与所述交织处理后的编码比特的排序相同；
对所述交织处理后的编码比特进行比特收集，存储至所述循环缓存中，其中，所述交织处理后的编码比特的打孔位或缩短位在比特收集过程中被删除。
在一种可能的设计中，所述根据所述速率匹配方式对应的比特存储顺序，将所述极化编码后的编码比特存储至循环缓存中，包括：
根据所述速率匹配方式对应的比特存储顺序，对所述极化编码后的编码比特进行比特收集，存储至所述循环缓存中，其中，所述极化编码后的编码比特的打孔位或缩短位在比特收集过程中被删除，所述比特存储顺序为顺序或逆序存储。不需要交织器即可实现，减少了硬件配置，降低了硬件的复杂度。
在一种可能的设计中，所述第一速率匹配方式对应的比特读取顺序为按顺序从所述循环缓存的首位开始读取，直至读取到尾位，或者按逆序从所述循环缓存的尾位开始读取，直至读取到首位；
所述第二速率匹配方式对应的比特读取顺序为从任意位置开始顺序或逆序依次循环读取所述循环缓存中的编码比特直至读取到m位。
在一种可能的设计中，所述比特存储顺序包括如下中的至少一种或其组合：
所述极化编码后的编码比特在所述循环缓存中顺序从后往前排列、顺序从前往后排列、比特逆序从后往前排列、比特逆序从前往后排列、可靠度从高到低排列、可靠度从低到高排列、随机排列、偏移比特逆序从前往后排列、偏移比特逆序从后往前排列、逐位线性交织对应的排列。
在一种可能的设计中，所述交织方式用于指示行数rn、列数cn以及行列交织或列行交织，所述rn与所述cn均为2的整数次幂，且所述n＝rn×cn；
若所述交织方式指示列行交织，则所述比特存储顺序为比特逆序列交织后的编码比特按行排列，所述编码比特的每行被分为一个子段，所述比特逆序列交织后的编码比特为对极化编码后的编码比特进行比特逆序列交织得到的编码比特；
所述第一速率匹配方式对应的比特读取顺序为对比特逆序列交织后的编码比特进行比特逆序行交织后依次从各子段中读取一位，直至读取m位，所述第二速率匹配方式对应的比特读取顺序为从比特逆序列交织后的编码比特的任意位置开始依次顺序或逆序按行循环读取所述循环缓存中的编码比特直至读取到m位；
或者
若所述交织方式指示行列交织，则所述比特存储顺序为比特逆序行交织后的编码比特按列排列，所述编码比特的每列被分为一个子段，所述比特逆序行交织后的编码比特为对极化编码后的编码比特进行比特逆序行交织得到的编码比特；
所述第一速率匹配方式对应的比特读取顺序为对比特逆序行交织后的编码比特进行比特逆序列交织后依次从各子段中读取一位，直至读取m位，所述第二速率匹配方式对应的比特读取顺序为从比特逆序行交织后的编码比特的任意位置开始依次顺序或逆序按列循环读取所述循环缓存中的编码比特直至读取到m位。
本申请第二方面提供一种极性码的速率匹配方法，包括：
根据母码长度n和速率匹配方式进行极化编码，得到极化编码后的编码比特，所述速率匹配方式为第一速率匹配方式、第二速率匹配方式以及第三速率匹配方式中的一个，所述n为正整数；其中，第一速率匹配方式为打孔速率匹配方式，第二速率匹配方式为缩短速率匹配方式，第三速率匹配方式为重复速率匹配方式，编码端在编码过程中会选择一种速率匹配方式进行编码；
根据所述速率匹配方式对应的比特存储顺序，将所述极化编码后的编码比特存储至循环缓存中，其中，所述第一速率匹配方式、所述第二速率匹配方式以及所述第三速率匹配方式对应的比特存储顺序相同，即编码端对于不同的速率匹配方式，采用相同的比特存储顺序，从而在比特收集后，不同的速率匹配方式对应的极化编码后的比特在循环缓存中的存储顺序相同，从而使用一个交织器可以实现，或者在顺序或逆序比特存储时，不需要交织器，从而降低了硬件复杂度，降低硬件所占的面积；
根据所述速率匹配方式对应的比特读取顺序，从所述循环缓存中读取与速率匹配的输出序列；其中，所述第一速率匹配方式、所述第二速率匹配方式以及第三速率匹配方式中至少有两种速率匹配方式对应的比特读取顺序不同。
由于不同的速率匹配方式对应的比特存储顺序相同，为了保证速率匹配后不同的速率匹配方式能够输出正确的输出序列，不同的速率匹配方式对应的比特读取顺序不同，即对应的比特选择顺序不同。
在一种可能的设计中，所述输出序列的长度为目标码长m，所述m为整数；
所述第一速率匹配方式对应的目标码长m小于所述母码长度n；
所述第二速率匹配方式对应的目标码长m小于所述母码长度n；
所述第三速率匹配方式对应的目标码长m大于所述母码长度n。
在一种可能的设计中，所述第一速率匹配方式、所述第二速率匹配方式以及第三速率匹配方式对应的比特读取顺序不同。
在一种可能的设计中，所述根据所述速率匹配方式对应的比特存储顺序，将所述极化编码后的编码比特存储至循环缓存，包括：
根据所述速率匹配方式对应的交织方式，对所述极化处理后的编码比特进行交织处理，得到交织处理后的编码比特，所述比特存储顺序与所述交织处理后的编码比特的排序相同；
对所述交织处理后的编码比特进行比特收集，存储至所述循环缓存中。
在一种可能的设计中，所述比特存储顺序包括第一存储顺序和第二存储顺序，所述第一速率匹配方式用于预先指示所述第一存储顺序，所述第二速率匹配方式用于预先指示第二存储顺序；
所述第一存储顺序用于指示所述极化编码后的编码比特的前n/2位在所述循环缓存中的存储顺序，所述第二存储顺序用于指示所述极化编码后的编码比特的后n/2位在所述循环缓存中的存储顺序；或者
所述第一存储顺序用于指示所述极化编码后的编码比特的后n/2位在所述循环缓存中的存储顺序，所述第二存储顺序用于指示所述极化编码后的编码比特的前n/2位在所述循环缓存中的存储顺序。
在一种可能的设计中，所述第一存储顺序包括如下中的至少一种或其组合：
顺序从后往前排列、顺序从前往后排列、可靠度从高到低排列、可靠度从低到高排列、随机排列、逐位线性交织对应的排列、逐位线性交织对应的排列的逆序；
所述第二存储顺序包括如下中的至少一种或其组合：
顺序从后往前排列、顺序从前往后排列、比特逆序从后往前排列、比特逆序从前往后排列、可靠度从高到低排列、可靠度从低到高排列、随机排列、偏移比特逆序从前往后排列、偏移比特逆序从后往前排列、逐位线性交织对应的排列、逐位线性交织对应的排列的逆序。
在一种可能的设计中，若所述第一存储顺序用于指示所述极化编码后的编码比特的前n/2位在所述循环缓存中的存储顺序，所述第二存储顺序用于指示所述极化编码后的编码比特的后n/2位在所述循环缓存中的存储顺序，则所述第一速率匹配方式对应的比特读取顺序为依次读取所述循环缓存中的第n-m+1位到第n位，所述第二速率匹配方式对应的比特读取顺序为依次读取所述循环缓存中的第1位到第m位；或者
若所述第一存储顺序用于指示所述极化编码后的编码比特的后n/2位在所述循环缓存中的存储顺序，所述第二存储顺序用于指示所述极化编码后的编码比特的前n/2位在所述循环缓存中的存储顺序，则所述第一速率匹配方式对应的比特读取顺序为依次读取所述循环缓存中的第1位到第m位，所述第二速率匹配方式对应的比特读取顺序为依次读取所述循环缓存中的第n-m+1位到第n位；
所述第三速率匹配方式对应的比特读取顺序为依次从任意位置开始顺序或逆序循环读取所述循环缓存中的编码比特直至读取到m位。
在一种可能的设计中，所述第一速配匹配方式所指示的打孔位的序号位于第一集合中，所述第二速率匹配方式所指示的缩短位的序号位于第二集合中；
所述第一速率匹配方式对应的比特读取顺序为依次顺序或逆序读取所述循环缓存，在当前位对应的序号位于所述第一集合中时，则跳过所述当前位直至读取到最后一位；
所述第二速率匹配方式对应的比特读取顺序为依次顺序或逆序读取所述循环缓存，在当前位对应的序号位于所述第二集合中时，则跳过所述当前位直至读取到最后一位；
所述第三速率匹配方式对应的比特读取顺序为从任意位置开始依次顺序或逆序循环读取所述循环缓存中的编码比特直至读取到m位。
在一种可能的设计中，所述第一速率匹配方式、所述第二速率匹配方式对应的比特读取顺序相同，所述第一速率匹配方式与所述第三速率匹配方式对应的比特读取顺序不同。
在一种可能的设计中，所述根据所述速率匹配方式对应的比特存储顺序，将所述极化编码后的编码比特存储至循环缓存中，包括：
根据所述速率匹配方式对应的交织方式，对所述极化编码后的编码比特进行交织处理，得到交织处理后的编码比特，所述比特存储顺序与所述交织处理后的编码比特的排序相同；
对所述交织处理后的编码比特进行比特收集，存储至循环缓存中，其中，所述交织处理后的编码比特的打孔位或缩短位在比特收集过程中被删除。
在一种可能的设计中，所述根据所述速率匹配方式对应的比特存储顺序，将所述极化编码后的编码比特存储至循环缓存中，包括：
根据所述速率匹配方式对应的比特存储顺序，对所述极化编码后的编码比特进行比特收集，存储至所述循环缓存中，其中，所述极化编码后的编码比特的打孔位或缩短位在比特收集过程中被删除，所述比特存储顺序为顺序或逆序存储。
在一种可能的设计中，所述第一速率匹配方式对应的比特读取顺序为按顺序从所述循环缓存的首位开始读取，直至读取到尾位，或者按逆序从所述循环缓存的尾位开始读取，直至读取到首位；
所述第三速率匹配方式对应的比特读取顺序为从任意位置开始顺序或逆序依次循环读取所述循环缓存中的编码比特直至读取到m位。
本申请第三方面提供一种极性码的速率匹配设备，包括：
编码模块，用于根据母码长度n和速率匹配方式进行极化编码，得到极化编码后的编码比特，所述速率匹配方式为第一速率匹配方式或第二速率匹配方式，所述n为正整数；
存储模块，用于根据所述速率匹配方式对应的比特存储顺序，将所述极化编码后的编码比特存储至循环缓存中，其中，所述第一速率匹配方式与所述第二速率匹配方式对应的比特存储顺序相同；
读取模块，用于根据所述速率匹配方式对应的比特读取顺序，从所述循环缓存中读取速率匹配的输出序列，所述第一速率匹配方式与所述第二速率匹配方式对应的比特读取顺序不同。
在一种可能的设计中，所述输出序列的长度为目标码长m，所述m为整数；
所述第一速率匹配方式对应的目标码长m小于所述母码长度n；
所述第二速率匹配方式对应的目标码长m大于所述母码长度n。
在一种可能的设计中，所述存储模块具体用于：
根据所述速率匹配方式对应的交织方式，对所述极化编码后的编码比特进行交织处理，得到交织处理后的编码比特，所述比特存储顺序与所述交织处理后的编码比特的排序相同；
对所述交织处理后的编码比特进行比特收集，存储至所述循环缓存中。
在一种可能的设计中，所述第一速率匹配方式对应的比特读取顺序为依次读取所述循环缓存中的第n-m+1位到第n位，或者，所述第一速率匹配方式对应的比特读取顺序为依次读取所述循环缓存中的第1位到第m位；
所述第二速率匹配方式对应的比特读取顺序为从任意位置开始依次顺序或逆序循环读取所述循环缓存中的编码比特直至读取到m位。
在一种可能的设计中，所述第一速率匹配方式所指示的打孔位或缩短位位于第一集合中，所述第一速率匹配方式对应的比特读取顺序为依次顺序或逆序读取所述循环缓存，在当前位对应的序号位于所述第一集合中时，则跳过所述当前位直至读取到最后一位；
所述第二速率匹配方式对应的比特读取顺序为从任意位置开始依次顺序或逆序循环读取所述循环缓存中的编码比特直至读取到m位。
在一种可能的设计中，所述存储模块具体用于：
根据所述速率匹配方式对应的交织方式，对所述极化编码后的编码比特进行交织处理，得到交织处理后的编码比特，所述比特存储顺序与所述交织处理后的编码比特的排序相同；
对所述交织处理后的编码比特进行比特收集，存储至所述循环缓存中，其中，所述交织处理后的编码比特的打孔位或缩短位在比特收集过程中被删除。
在一种可能的设计中，所述存储模块具体用于：
根据所述速率匹配方式对应的比特存储顺序，对所述极化编码后的编码比特进行比特收集，存储至所述循环缓存中，其中，所述极化编码后的编码比特的打孔位或缩短位在比特收集过程中被删除，所述比特存储顺序为顺序或逆序存储。
在一种可能的设计中，所述第一速率匹配方式对应的比特读取顺序为按顺序从所述循环缓存的首位开始读取，直至读取到尾位，或者按逆序从所述循环缓存的尾位开始读取，直至读取到首位；
所述第二速率匹配方式对应的比特读取顺序为从任意位置开始顺序或逆序依次循环读取所述循环缓存中的编码比特直至读取到m位。
在一种可能的设计中，所述比特存储顺序包括如下中的至少一种或其组合：
所述极化编码后的编码比特在所述循环缓存中顺序从后往前排列、顺序从前往后排列、比特逆序从后往前排列、比特逆序从前往后排列、可靠度从高到低排列、可靠度从低到高排列、随机排列、偏移比特逆序从前往后排列、偏移比特逆序从后往前排列、逐位线性交织对应的排列。
在一种可能的设计中，所述交织方式用于指示行数rn、列数cn以及行列交织或列行交织，所述rn与所述cn均为2的整数次幂，且所述n＝rn×cn；
若所述交织方式指示列行交织，则所述比特存储顺序为比特逆序列交织后的编码比特按行排列，所述编码比特的每行被分为一个子段，所述比特逆序列交织后的编码比特为对极化编码后的编码比特进行比特逆序列交织得到的编码比特；
所述第一速率匹配方式对应的比特读取顺序为对比特逆序列交织后的编码比特进行比特逆序行交织后依次从各子段中读取一位，直至读取m位，所述第二速率匹配方式对应的比特读取顺序为从比特逆序列交织后的编码比特的任意位置开始依次顺序或逆序按行循环读取所述循环缓存中的编码比特直至读取到m位；
或者
若所述交织方式指示行列交织，则所述比特存储顺序为比特逆序行交织后的编码比特按列排列，所述编码比特的每列被分为一个子段，所述比特逆序行交织后的编码比特为对极化编码后的编码比特进行比特逆序行交织得到的编码比特；
所述第一速率匹配方式对应的比特读取顺序为对比特逆序行交织后的编码比特进行比特逆序列交织后依次从各子段中读取一位，直至读取m位，所述第二速率匹配方式对应的比特读取顺序为从比特逆序行交织后的编码比特的任意位置开始依次顺序或逆序按列循环读取所述循环缓存中的编码比特直至读取到m位。
本申请第四方面提供一种极性码的速率匹配设备，包括：
编码模块，用于根据母码长度n和速率匹配方式进行极化编码，得到极化编码后的编码比特，所述速率匹配方式为第一速率匹配方式、第二速率匹配方式以及第三速率匹配方式中的一个，所述n为正整数；
存储模块，用于根据所述速率匹配方式对应的比特存储顺序，将所述极化编码后的编码比特存储至循环缓存中，其中，所述第一速率匹配方式、所述第二速率匹配方式以及所述第三速率匹配方式对应的比特存储顺序相同；
读取模块，用于根据所述速率匹配方式对应的比特读取顺序，从所述循环缓存中读取与速率匹配的输出序列；其中，所述第一速率匹配方式、所述第二速率匹配方式以及第三速率匹配方式中至少有两种速率匹配方式对应的比特读取顺序不同。
在一种可能的设计中，所述输出序列的长度为目标码长m，所述m为整数；
所述第一速率匹配方式对应的目标码长m小于所述母码长度n；
所述第二速率匹配方式对应的目标码长m小于所述母码长度n；
所述第三速率匹配方式对应的目标码长m大于所述母码长度n。
在一种可能的设计中，所述第一速率匹配方式、所述第二速率匹配方式以及第三速率匹配方式对应的比特读取顺序不同。
在一种可能的设计中，所述存储模块具体用于：
根据所述速率匹配方式对应的交织方式，对所述极化处理后的编码比特进行交织处理，得到交织处理后的编码比特，所述比特存储顺序与所述交织处理后的编码比特的排序相同；
对所述交织处理后的编码比特进行比特收集，存储至所述循环缓存中。
在一种可能的设计中，所述比特存储顺序包括第一存储顺序和第二存储顺序，所述第一速率匹配方式用于预先指示所述第一存储顺序，所述第二速率匹配方式用于预先指示第二存储顺序；
所述第一存储顺序用于指示所述极化编码后的编码比特的前n/2位在所述循环缓存中的存储顺序，所述第二存储顺序用于指示所述极化编码后的编码比特的后n/2位在所述循环缓存中的存储顺序；或者
所述第一存储顺序用于指示所述极化编码后的编码比特的后n/2位在所述循环缓存中的存储顺序，所述第二存储顺序用于指示所述极化编码后的编码比特的前n/2位在所述循环缓存中的存储顺序。
在一种可能的设计中，所述第一存储顺序包括如下中的至少一种或其组合：
顺序从后往前排列、顺序从前往后排列、可靠度从高到低排列、可靠度从低到高排列、随机排列、逐位线性交织对应的排列、逐位线性交织对应的排列的逆序；
所述第二存储顺序包括如下中的至少一种或其组合：
顺序从后往前排列、顺序从前往后排列、比特逆序从后往前排列、比特逆序从前往后排列、可靠度从高到低排列、可靠度从低到高排列、随机排列、偏移比特逆序从前往后排列、偏移比特逆序从后往前排列、逐位线性交织对应的排列、逐位线性交织对应的排列的逆序。
在一种可能的设计中，若所述第一存储顺序用于指示所述极化编码后的编码比特的前n/2位在所述循环缓存中的存储顺序，所述第二存储顺序用于指示所述极化编码后的编码比特的后n/2位在所述循环缓存中的存储顺序，则所述第一速率匹配方式对应的比特读取顺序为依次读取所述循环缓存中的第n-m+1位到第n位，所述第二速率匹配方式对应的比特读取顺序为依次读取所述循环缓存中的第1位到第m位；或者
若所述第一存储顺序用于指示所述极化编码后的编码比特的后n/2位在所述循环缓存中的存储顺序，所述第二存储顺序用于指示所述极化编码后的编码比特的前n/2位在所述循环缓存中的存储顺序，则所述第一速率匹配方式对应的比特读取顺序为依次读取所述循环缓存中的第1位到第m位，所述第二速率匹配方式对应的比特读取顺序为依次读取所述循环缓存中的第n-m+1位到第n位；
所述第三速率匹配方式对应的比特读取顺序为依次从任意位置开始顺序或逆序循环读取所述循环缓存中的编码比特直至读取到m位。
在一种可能的设计中，所述第一速配匹配方式所指示的打孔位的序号位于第一集合中，所述第二速率匹配方式所指示的缩短位的序号位于第二集合中；
所述第一速率匹配方式对应的比特读取顺序为依次顺序或逆序读取所述循环缓存，在当前位对应的序号位于所述第一集合中时，则跳过所述当前位直至读取到最后一位；
所述第二速率匹配方式对应的比特读取顺序为依次顺序或逆序读取所述循环缓存，在当前位对应的序号位于所述第二集合中时，则跳过所述当前位直至读取到最后一位；
所述第三速率匹配方式对应的比特读取顺序为从任意位置开始依次顺序或逆序循环读取所述循环缓存中的编码比特直至读取到m位。
在一种可能的设计中，所述第一速率匹配方式、所述第二速率匹配方式对应的比特读取顺序相同，所述第一速率匹配方式与所述第三速率匹配方式对应的比特读取顺序不同。
在一种可能的设计中，所述存储模块具体用于：
根据所述速率匹配方式对应的交织方式，对所述极化编码后的编码比特进行交织处理，得到交织处理后的编码比特，所述比特存储顺序与所述交织处理后的编码比特的排序相同；
对所述交织处理后的编码比特进行比特收集，存储至循环缓存中，其中，所述交织处理后的编码比特的打孔位或缩短位在比特收集过程中被删除。
在一种可能的设计中，所述存储模块具体用于：
根据所述速率匹配方式对应的比特存储顺序，对所述极化编码后的编码比特进行比特收集，存储至所述循环缓存中，其中，所述极化编码后的编码比特的打孔位或缩短位在比特收集过程中被删除，所述比特存储顺序为顺序或逆序存储。
在一种可能的设计中，所述第一速率匹配方式对应的比特读取顺序为按顺序从所述循环缓存的首位开始读取，直至读取到尾位，或者按逆序从所述循环缓存的尾位开始读取，直至读取到首位；
所述第三速率匹配方式对应的比特读取顺序为从任意位置开始顺序或逆序依次循环读取所述循环缓存中的编码比特直至读取到m位。
本申请第五方面提供一种极性码的速率匹配设备，包括存储器和处理器，所述存储器，用于存储程序；所述处理器，用于执行所述存储器存储的所述程序，当所述程序被执行时，所述处理器用于执行第一方面以及第一方面的各种实现方式所述的方法，或者，所述处理器用于执行第二方面以及第二方面的各种实现方式所述的方法。
本申请第六方面提供一种计算机可读存储介质，包括指令，当其在计算机上运行时，使得计算机执行第一方面以及第一方面的各种实现方式所述的方法，或者，使得计算机执行第二方面以及第二方面的各种实现方式所述的方法。
本申请第七方面提供一种程序产品，包括计算机程序，该计算机程序存储在可读存储介质中。所述计算机程序用于实现第一方面以及第一方面的各种实现方式所述的方法或第二方面以及第二方面的各种实现方式所述的方法。
本申请实施例提供的极性码的速率匹配方法及设备，该方法根据母码长度n和速率匹配方式进行极化编码，得到极化编码后的编码比特，该速率匹配方式为第一速率匹配方式或第二速率匹配方式；根据速率匹配方式对应的比特存储顺序，将极化编码后的编码比特存储至循环缓存中，其中，第一速率匹配方式与第二速率匹配方式对应的比特存储顺序相同，从而第一速率匹配方式与第二速率匹配方式对应的交织方式相同，可以通过一个交织器来实现两种速率匹配方式，或者，在顺序存储或逆序存储时，也可以直接进行存储，而不需要交织器，从而减少了硬件的复杂度和硬件所占的面积；根据速率匹配方式对应的比特读取顺序，从循环缓存中读取速率匹配的输出序列，其中，第一速率匹配方式与第二速率匹配方式对应的比特读取顺序不同，从而实现了不同的速率匹配方式具有不同的输出，保证了编码端能够向译码端输出正确的输出序列。
附图说明
图1示出了本申请实施例可能适用的一种网络架构；
图2为本申请实施例提供的极性码的速率匹配的处理流程图；
图3为本申请一实施例提供的极性码的速率匹配方法的流程示意图；
图4为本申请实施例提供的比特存储顺序示意图一；
图5为本申请实施例提供的比特读取顺序示意图一；
图6为本申请实施例提供的编码比特的行列交织示意图；
图7为本申请一实施例提供的极性码的速率匹配方法的流程示意图；
图8为本申请实施例提供的比特存储顺序示意图二；
图9为本申请实施例提供的比特读取顺序示意图二；
图10为本申请实施例提供的比特存储顺序示意图三；
图11为本申请实施例提供的偏移比特逆序示意图；
图12为本申请实施例提供的比特读取顺序示意图三；
图13为本申请实施例提供的极性码的速率匹配设备的结构示意图一；
图14为本申请实施例提供的极性码的速率匹配设备的结构示意图二；
图15为本申请实施例提供的极性码的速率匹配设备的结构示意图三。
具体实施方式
本申请实施例描述的网络架构以及业务场景是为了更加清楚的说明本申请实施例的技术方案，并不构成对于本申请实施例提供的技术方案的限定，本领域普通技术人员可知，随着网络架构的演变和新业务场景的出现，本申请实施例提供的技术方案对于类似的技术问题，同样适用。
本申请实施例可以应用于对信息比特进行极性(polar)编码的场景，可应用于wifi、4g、5g以及未来的通信系统中。图1示出了本申请实施例可能适用的一种网络架构。如图1所示，本实施例提供的网络架构包括：网络设备01和终端02。本申请实施例所涉及到的终端可以包括各种具有无线通信功能的手持设备、车载设备、可穿戴设备、计算设备或连接到无线调制解调器的其他处理设备，以及各种形式的用户设备(terminaldevice)，移动台(mobilestation，ms)等等。本申请实施例所涉及到的网络设备是一种部署在无线接入网中用以为终端提供无线通信功能的设备。在本实施例中，该网络设备例如可以为图1所示的基站，该基站可以包括各种形式的宏基站，微基站，中继站，接入点等等。本领域技术人员可以理解，其它需要编码的网络设备也可以应用本申请提供的方法，本实施例并不限于基站。
在实际应用中，编码端需要在编码后进行速率匹配，通过速率匹配实现任意码长的polar码，译码端需要通过解速率匹配然后译码。当上述的网络设备为编码端时，则对应的终端为译码端，当上述的编码端为终端时，则对应的译码端为网络设备。
为了便于理解，下面先对polar编码过程中所涉及的目标码长、母码长度进行说明。
目标码长m是根据信息比特的数量k、码率r、分配资源、信道质量中的至少一个来确定的。例如，m＝int(k/r)，int(·)代表取整。该目标码长m即速率匹配后输出序列的长度。本实施例对目标码长m的具体确定方式不做特别限制。
根据目标码长m，可以确定母码长度n。例如n＝min(2n，nmax)，其中，n是大于等于log2m的最小整数，例如
下面对三种速率匹配方式分别进行说明。打孔速率匹配方式。以准均匀打孔(quasi-uniformpuncture，qup)为代表的打孔重构是实现任意码长polar码的编码和速率匹配方式之一。具体地，首先确定母码长度为大于等于目标码长的2的整数次幂，然后根据母码长度和目标码长确定打孔位置。将打孔位置对应的信道容量设为0(或者错误概率为1或信噪比snr为无穷小)，利用密度进化、高斯近似或者线性拟合的方法计算极化信道的可靠度并排序，确定信息比特和冻结比特位置。编码端在发送时，将编码后处于预先确定的打孔位置的比特删除得到polar码，实现速率匹配。译码时，将预先确定的打孔位置对应的比特当作未知比特处理，对应的对数似然比(log-likelihoodratio，llr)设为0，与接收到的未打孔位置的llr一起，恢复至母码长度，实现解速率匹配，然后进行译码。
缩短速率匹配方式。与打孔类似，确定母码长度为大于等于目标码长的2的整数次幂。不同的是，缩短(shorten)位置的编码比特只与冻结比特有关，译码时将缩短位置的比特当作已知比特，对应的llr设为无穷大。首先根据母码计算极化信道的可靠度；然后确定shorten位置，对应的极化信道放置冻结比特；最后从余下的极化信道中根据可靠度确定信息比特和冻结比特位置。发送时，将编码后处于预先确定的缩短位置的比特删除得到polar码，实现速率匹配。译码时，缩短比特当作已知比特处理，llr设为无穷大，与接收到的未缩短位置的llr一起，恢复至母码长度，实现解速率匹配，然后进行译码。
重复速率匹配方式。为了平衡编码性能和复杂度，需要对最大母码长度(2的整数次幂)进行限制。对以最大母码长度编码的polar码进行重复(repetition)，获得大于最大母码长度的目标码长，从而实现polar码的速率匹配。与打孔和缩短不同的是，重复通过对已编码为最大母码长度的比特按照特定顺序重复发送，直到达到目标码长，实现速率匹配过程。在译码端，通过对相同编码位置的llr进行合并，从而实现解速率匹配，并以最大母码长度进行译码。
本申请提供一种极性码的速率匹配方法，以解决三种速率匹配方式需要三套硬件，即通过各自对应的交织器进行交织，需要三个交织器，导致硬件实现的复杂度高占用的面积大的技术问题。
图2为本申请实施例提供的极性码的速率匹配的处理流程图。如图2所示，根据编码参数，选择速率匹配方式，并进行polar码的编码，输出信息比特流，使用交织器对信息比特流进行交织，实现信息比特流的预设排序，将预设顺序的信息比特流进行比特收集并送入循环缓存中，选择与速率匹配方式对应的比特选择方法，得到速率匹配的输出序列。下面本实施在图2实施例的基础上，编码端同时支持两种或三种速率匹配方式，仅需要一个交织器就可以完成。下面采用详细的实施例来说明本申请提供的基于循环缓存的polar码混合速率匹配方法。
图3为本申请一实施例提供的极性码的速率匹配方法的流程示意图。本实施例提供的方法，适应于上述的编码端进行速率匹配的过程。在本实施例中，编码端支持两种速率匹配方式，例如可以为缩短、重复速率匹配方式，也可以为打孔、重复速率匹配方式。本领域技术人员可以理解，也可以将缩短和打孔作为一种实现方式，名称为打孔、缩短或其它。本实施例提供的方法包括：
步骤301、根据母码长度n和速率匹配方式进行极化编码，得到极化编码后的编码比特，所述速率匹配方式为第一速率匹配方式或第二速率匹配方式。
在本实施例中，第一速率匹配方式可以为上述的打孔或缩短速率匹配方式，第二速率匹配方式可以为上述的重复速率匹配方式。
当目标码长m小于母码长度n时，则编码端可以选择第一速率匹配方式。第一速率匹配方式具体为缩短还是打孔，可以通过码率来确定。具体可以通过协议来预先规定码率与缩短和打孔的对应关系。
当目标码长m大于母码长度n时，则编码端选择第二速率匹配方式。
本领域技术人员可以理解，在一次编码过程中，编码端会选择一种速率匹配方式来进行速率匹配。在选择了速率匹配方式之后，根据母码长度n和已选择的速率匹配方式进行极化编码。其中，母码长度的确定方式可参见上述实施例。
具体地，根据母码长度n和信息比特个数k和已选择的速率匹配方式构造polar码，根据构造的polar码进行编码，得到长度为n的编码比特。这里的polar码包括但不限于arikanpolar码、pc-polar码、ca-polar码、pc-ca-polar码。arikanpolar是指原始的polar码，没有与其它码级联，只有信息比特和冻结比特。pc-polar是级联了奇偶校验(paritycheck，pc)的polar码，ca-polar是级联了crc的polar码及其他级联polar码。pc-ca-polar码是同时级联了pc和循环冗余校验(cyclicredundancycheck，crc)的polar码。pc-polar和ca-polar是通过级联不同的码来提高polar码的性能。
本领域技术人员可以理解，在构造polar码时，针对打孔速率匹配方式，会根据打孔位置来构造polar码，针对缩短速率匹配方式，会根据缩短位置来构造polar码。可选地，还会结合交织方式来构造polar码，使得交织处理后的打孔位置或缩短位置为预设位置。
步骤302、根据所述速率匹配方式对应的比特存储顺序，将所述极化编码后的编码比特存储至循环缓存中，其中，所述第一速率匹配方式与所述第二速率匹配方式对应的比特存储顺序相同。
步骤303、根据所述速率匹配方式对应的比特读取顺序，从所述循环缓存中读取速率匹配的输出序列，所述第一速率匹配方式与所述第二速率匹配方式对应的比特读取顺序不同。
在本实施例中，第一速率匹配方式与第二速率匹配方式对应的比特存储顺序相同，该比特存储顺序是由交织器的交织方式来决定的。由此，第一速率匹配方式与第二速率匹配方式对应的交织方式相同，则本实施例针对第一速率匹配方式和第二速率匹配方式仅需要一个交织器就可以实现，不需要多个交织器来实现。即不管编码端是选择第一速率匹配方式，还是选择第二速率匹配方式，交织方式和比特存储顺序都是一样的。本领域技术人员可以理解，当该比特存储顺序为逆序存储或顺序存储时，不适用交织器也可以直接实现该比特存储顺序。
由于第一速率匹配方式和第二速率匹配方式的比特存储顺序相同。为了实现不同的速率匹配方式的输出不同，本实施例中的第一速率匹配方式与第二速率匹配方式对应的比特读取顺序不同。即根据已经选择的速率匹配方式对应的比特读取顺序，从循环缓存中读取速率匹配的输出序列。本领域技术人员可以理解，从循环缓存中读取速率匹配的输出序列的过程，即为上述图2中的比特选择的过程，该比特读取顺序可以理解为比特选择的顺序。
本实施例中的比特存储顺序和比特读取顺序，可通过如下可能的实现方式来实现。下面结合图2分别进行说明。
第一种实现方式，对极化编码后的编码比特先进行交织处理，得到交织处理后的编码比特，然后进行比特收集，将极化编码后的编码比特存储至循环缓存中，然后进行比特选择。在交织过程，将打孔位设置在首部，在比特选择过程中，对于打孔速率匹配方式，则读取后m位，在交织过程中，将缩短位设置在尾部，则在比特选择过程中，读取前m位，对于重复速率匹配方式，则从任意位置开始循环读取m位。
具体地，当第一速率匹配方式为打孔速率匹配方式时，对应的比特读取顺序为依次读取循环缓存中的第n-m+1位到第n位，其中，第1位至第n-m位对应打孔位置。或者，当第一速率匹配方式为缩短速率匹配方式时，对应的比特读取顺序为依次读取循环缓存中的第1位到第m位，其中，第m+1位至第n位对应缩短位置。
第二速率匹配方式为重复速率匹配方式，对应的比特读取顺序为从任意位置开始依次顺序或逆序循环读取循环缓存中的编码比特直至读取到m位。该任意位置可以由编码参数确定，或者为固定值，如第n/4+1位。针对顺序读取，每经过第n位后都从第1位循环读取，直到读取m个比特；针对逆序，每经过第1位后都从第n位循环读取，直到读取m个比特。
第二种实现方式，对极化编码后的编码比特先进行交织处理，得到交织处理后的编码比特，然后进行比特收集，将极化编码后的编码比特存储至循环缓存中，然后进行比特选择。本实施例在交织的过程中，可以将打孔位或缩短位设置在任意的位置，为了提高交织效率，可以采取顺序交织或逆序交织的方式。在比特选择过程中，只要跳过打孔位或缩短位即可。本领域技术人员可以理解，在此次种实现方式中，还可以不采用交织的实现方式，而是采用顺序存储或逆序存储的方式来实现。
具体地，第一速率匹配方式所指示的打孔位或缩短位位于第一集合中，在比特选择过程中，第一速率匹配方式对应的比特读取顺序为依次顺序或逆序读取循环缓存，在当前位对应的序号位于第一集合中时，则跳过当前位直至读取到最后一位；
第二速率匹配方式对应的比特读取顺序为从任意位置开始依次顺序或逆序循环读取循环缓存中的编码比特直至读取到m位。
第三种实现方式，对极化编码后的编码比特先进行交织处理，得到交织处理后的编码比特，然后进行比特收集，存储至循环缓存中。本实施例在交织的过程中，可以将打孔位或缩短位设置在任意的位置，为了提高交织效率，可以采取顺序交织或逆序交织的方式。在比特收集过程中，打孔位或缩短位被删除，存储的所有内容都被按顺序读出。如果没有打孔位或缩短位，则不需要执行删除的操作。本领域技术人员可以理解，在此次种实现方式中，还可以不采用交织的实现方式，而是采用顺序存储或逆序存储的方式来实现。
具体地，当第一速率匹配方式为缩短或打孔速率匹配方式时，则对应的比特读取顺序为按顺序从循环缓存的首位开始读取m位，或者按逆序从循环缓存的尾位开始读取m位；本领域技术人员可以理解，由于已经删除了打孔位或缩短位，则从头读到尾，或从尾读到头，都可以读取到m位。
当第二速率匹配方式为重复速率匹配方式时，则不需要比特删除，对应的比特读取顺序为从任意位置开始顺序或逆序依次循环读取循环缓存中的编码比特直至读取到m位。
在上述的实现方式中，交织方式用于指示交织器的处理过程，从而使得交织处理后的编码比特的排序为预设排序，即上述的比特存储顺序。在本实施例中，该比特存储顺序包括如下中的至少一种或其组合：
极化编码后的编码比特顺序从后往前排列、顺序从前往后排列、比特逆序从后往前排列、比特逆序从前往后排列、可靠度从高到低排列、可靠度从低到高排列、随机排列、偏移比特逆序从前往后排列、偏移比特逆序从后往前排列、逐位线性交织对应的排列。
其中，可靠度是指polar码对应的极化信道的可靠度，对应的编码比特也有相似的排序。对可靠度进行衡量的可靠度衡量参数可以是极化权重(polarizationweight，pw)值，巴氏参数，错误概率，信道容量等。比特逆序是指把一个十进制整数转换成二进制形式，把二进制元素的顺序取反，把取反后的二进制数转换成十进制，新得到的数即是原数的比特逆序值。顺序的组合指以上各种顺序进行组合，如：第1到第n/2位为以上任意一种，第n/2+1到n位为比特逆序从前往后排序。
本实施例提供的极性码的速率匹配方法，编码端根据母码长度n和速率匹配方式进行极化编码，得到极化编码后的编码比特，该速率匹配方式为第一速率匹配方式或第二速率匹配方式；根据速率匹配方式对应的比特存储顺序，将极化编码后的编码比特存储至循环缓存中，其中，第一速率匹配方式与第二速率匹配方式对应的比特存储顺序相同，从而第一速率匹配方式与第二速率匹配方式对应的交织方式相同，可以通过一个交织器来实现两种速率匹配方式，或者，在顺序存储或逆序存储时，也可以直接进行存储，而不需要交织器，减少了硬件的复杂度和硬件所占的面积；编码端根据速率匹配方式对应的比特读取顺序，从循环缓存中读取速率匹配的输出序列，其中，第一速率匹配方式与第二速率匹配方式对应的比特读取顺序不同，从而实现了不同的速率匹配方式具有不同的输出，保证了编码端能够向译码端输出正确的输出序列。
下面给出几个例子来进行说明。在下述的实施例中，针对比特存储顺序和比特读取顺序进行详细说明，其它过程可参见上述实施例，本实施例此处不再赘述。
一个具体的例子，第一速率匹配方式为打孔速率匹配方式，第二速率匹配方式为重复速率匹配方式。极化编码后的编码比特在循环缓存中的比特存储顺序为前n/4为顺序，接下来从n/4+1位到第n/2+1位交替选择，第n/2+1到第n位为自然顺序排序。具体如图4所示，图4为本申请实施例提供的比特存储顺序示意图一。
其中，0、1、2……15为16个比特的自然排序示意图，代表极化编码后的编码比特的位置序号。在存储的过程中，0、1、2、3对应的比特自然顺序存储，4对应的比特存储顺序不变，5对应的比特的存储位置发生变化，由原来的第6位变成了第7位，6对应的比特的存储位置发生了变化，由原来的第7位变成了第9位，其它可参见图4，本实施例此处不再赘述。本领域技术人员可以理解，不管是打孔还是重复，都按照上述的比特存储顺序进行存储。
针对比特选择过程，根据已选择的速率匹配方案，比特读取顺序如图5所示，图5为本申请实施例提供的比特读取顺序示意图一。如果已选择的速率匹配方式为打孔，则读取第n-m+1位到第n位，打孔起点如图5所示，如果已选择的速率匹配方式为重复，则读取从任意位置开始依次顺序或逆序循环读取循环缓存中的编码比特直至读取到m位，重复起点如图5所示。
另一个具体的例子，第一速率匹配方式为缩短速率匹配方式，第二速率匹配方式为重复速率匹配方式。上述的交织方式用于指示行数rn、列数cn以及行列交织或列行交织，其中，rn与cn均为2的整数次幂，且n＝rn×cn。
若交织方式指示列行交织，则比特存储顺序为比特逆序列交织后的编码比特按行排列，编码比特的每行被分为一个子段。该比特逆序列交织后的编码比特为对极化编码后的编码比特进行比特逆序列交织得到的编码比特。图6为本申请实施例提供的编码比特的行列交织示意图。如图6所示，按行写入交织器，被分为4行8列，在进行比特逆序列交织之后，原来的第2列(1、9、17、25)变为了第5列，原来的第4列(3、11、19、27)变成了第7列，其它参见图6。交织器的输出为按行输出，即输出(0、4、2、6、1、5、3、7)。对应的比特存储顺序为按行排列存储，即按照交织器的输出来存储。
若已选择的速率匹配方式为重复，比特读取顺序为从比特逆序列交织后的编码比特的任意位置开始依次顺序或逆序按行循环读取循环缓存中的编码比特直至读取到m位。该比特读取顺序即为上述的按行输出的顺序，即读取(0、4、2、6、1、5、3、7、8、12、10……)。
若已选择的速率匹配方式为缩短，比特读取顺序为对比特逆序列交织后的编码比特进行比特逆序行交织后依次从各子段中读取一位，直至读取m位。具体可参见图6所示。如图6所示，比特逆序行交织后，原来的第二行(8、12、…11、15)变成了现在的第三行，原来的第三行变成了现在的第二行。在读取的过程中，从每个子段依次读取一位，即按列读出，本实施例示意性的给出了读取的前4位为(0、16、8、24)。
本领域技术人员可以理解，该交织方式还可以指示行列交织，则比特存储顺序为比特逆序行交织后的编码比特按列排列，编码比特的每列被分为一个子段，比特逆序行交织后的编码比特为对极化编码后的编码比特进行比特逆序行交织得到的编码比特；第一速率匹配方式对应的比特读取顺序为对比特逆序行交织后的编码比特进行比特逆序列交织后依次从各子段中读取一位，直至读取m位，第二速率匹配方式对应的比特读取顺序为从比特逆序行交织后的编码比特的任意位置开始依次顺序或逆序按列循环读取循环缓存中的编码比特直至读取到m位。具体的实现方式与列交织类似，本实施例此处不再赘述。
在又一个具体的例子中，第一速率匹配方式为缩短或打孔速率匹配方式，第二速率匹配方式为重复速率匹配方式。
若已选择的速率匹配方式为缩短或打孔速率匹配方式，则比特读取顺序为顺序或逆序依次读取循环缓存，在当前序号(从0开始)的比特逆序大于等于目标码长m时，则跳过当前位。例如，母码长度为16，目标码长为12，读取第4位时(序号为3，3的比特逆序为12)，跳过，从而实现码长的缩短或打孔。本领域技术人员可以理解，当前序号的比特逆序为实现上述第一集合的一种实现方式。
若已选择的速率匹配方式为重复，则第二速率匹配方式对应的比特读取顺序为从任意位置开始顺序或逆序依次循环读取所述循环缓存中的编码比特直至读取到m位，读取方式与上述的关于重复的读取方式类似，本实施例此处不再赘述。
上述的实施例举例说明了交织器支持两种速率匹配方式的实现方式，在具体实现过程中，比特存储顺序和比特读取顺序还可以有其它的实现方式，本实施例此处不再赘述。下述的实施例将举例说明交织器支持三种速率匹配方式的实现方式。
图7为本申请一实施例提供的极性码的速率匹配方法的流程示意图。本实施例提供的方法，适应于上述的编码端进行速率匹配的过程。在本实施例中，编码端支持三种速率匹配方式，具体为缩短、打孔、重复各自对应的速率匹配方式。本实施例提供的方法包括：
步骤701、根据母码长度n和速率匹配方式进行极化编码，得到极化编码后的编码比特，所述速率匹配方式为第一速率匹配方式、第二速率匹配方式以及第三速率匹配方式中的一个；
步骤702、根据所述速率匹配方式对应的比特存储顺序，将所述极化编码后的编码比特存储至循环缓存中，其中，所述第一速率匹配方式、所述第二速率匹配方式以及所述第三速率匹配方式对应的比特存储顺序相同；
步骤703、根据所述速率匹配方式对应的比特读取顺序，从所述循环缓存中读取与速率匹配的输出序列，其中，所述第一速率匹配方式、所述第二速率匹配方式以及第三速率中至少有两种速率匹配方式对应的比特读取顺序不同。
本实施例的实现方式与图3所示的实施例类似，对于类似的地方，可参见上述图3实施例的描述，本实施例此处不再赘述。本实施例的实现方式与图3所示的实施例所不同的是本实施例编码端支持三种速率匹配方式。具体地，第一速率匹配方式为打孔速率匹配方式，对应的目标码长m小于母码长度n，第二速率匹配方式为缩短速率匹配方式，对应的目标码长m小于母码长度n，第三速率匹配方式为重复速率匹配方式，对应的目标码长m大于母码长度n。
在本实施例中，结合图2所示，同样对应三种可能的实现方式，具体如下：
第一种实现方式，对极化编码后的编码比特先进行交织处理，得到交织处理后的编码比特，然后进行比特收集，将极化编码后的编码比特存储至循环缓存中，然后进行比特选择。在交织过程，交织需要考虑两方面因素，一方面为打孔，另一方面为缩短。即由打孔位和缩短位共同确定。将打孔位设置在首部，缩短位设置在尾部，在比特选择过程中，对于打孔速率匹配方式，则读取后m位，对于缩短速配方式，则读取前m位，对于重复速率匹配方式，则从任意位置开始循环读取m位。
具体地，本实施例的比特存储顺序包括第一存储顺序和第二存储顺序，其中，第一速率匹配方式用于预先指示第一存储顺序，第二速率匹配方式用于预先指示第二存储顺序。第一速率匹配方式可以为打孔速率匹配方式，第二速率匹配方式可以为缩短速率匹配方式。
其中，第一存储顺序用于指示极化编码后的编码比特的前n/2位在循环缓存中的存储顺序，第二存储顺序用于指示极化编码后的编码比特的后n/2位在循环缓存中的存储顺序；或者
第一存储顺序用于指示极化编码后的编码比特的后n/2位在循环缓存中的存储顺序，第二存储顺序用于指示极化编码后的编码比特的前n/2位在循环缓存中的存储顺序。
其中，第一存储顺序包括如下中的至少一种或其组合：
顺序从后往前排列、顺序从前往后排列、可靠度从高到低排列、可靠度从低到高排列、随机排列、逐位线性交织对应的排列、逐位线性交织对应的排列的逆序；
第二存储顺序包括如下中的至少一种或其组合：
顺序从后往前排列、顺序从前往后排列、比特逆序从后往前排列、比特逆序从前往后排列、可靠度从高到低排列、可靠度从低到高排列、随机排列、偏移比特逆序从前往后排列、偏移比特逆序从后往前排列、逐位线性交织对应的排列、逐位线性交织对应的排列的逆序。
即本申请提供的打孔速率匹配方式、缩短速率匹配方式、重复速率匹配方式对应的比特存储顺序相同，但是该比特存储顺序是充分综合考虑了打孔和缩短两种因素的。
为了不同的速率匹配方式具有不同的输出序列，本实施例中的第一速率匹配方式、第二速率匹配方式以及第三速率匹配方式对应的比特读取顺序不同。即根据已经选择的速率匹配方式对应的比特读取顺序，从循环缓存中读取速率匹配的输出序列。
例如，若第一存储顺序用于指示极化编码后的编码比特的前n/2位在循环缓存中的存储顺序，第二存储顺序用于指示极化编码后的编码比特的后n/2位在循环缓存中的存储顺序，则打孔速率匹配方式对应的比特读取顺序为依次读取循环缓存中的第n-m+1位到第n位(第1至n-m位为打孔位)，缩短速率匹配方式对应的比特读取顺序为依次读取循环缓存中的第1位到第m位(第m+1至第n位为缩短位)；或者
若第一存储顺序用于指示极化编码后的编码比特的后n/2位在循环缓存中的存储顺序，第二存储顺序用于指示极化编码后的编码比特的前n/2位在循环缓存中的存储顺序，则打孔速率匹配方式对应的比特读取顺序为依次读取循环缓存中的第1位到第m位(第m+1至第n位为打孔位)，缩短速率匹配方式对应的比特读取顺序为依次读取循环缓存中的第n-m+1位到第n位(第1至n-m位为缩短位)；
重复速率匹配方式对应的比特读取顺序为依次从任意位置开始顺序或逆序循环读取循环缓存中的编码比特直至读取到m位。
下面的两个例子，以第一速率匹配方式为打孔速率匹配方式，第二速率匹配方式为缩短速率匹配方式，第一存储顺序用于指示极化编码后的编码比特的前n/2位在循环缓存中的存储顺序，第二存储顺序用于指示极化编码后的编码比特的后n/2位在循环缓存中的存储顺序为例进行说明，对于第一存储顺序用于指示极化编码后的编码比特的后n/2位在循环缓存中的存储顺序，第二存储顺序用于指示极化编码后的编码比特的前n/2位在循环缓存中的存储顺序与此类似，本实施例此处不再赘述。
一个具体的例子，比特存储顺序，可以通过分段交织完成。图8为本申请实施例提供的比特存储顺序示意图二；如图8所示，对自然排序的(0、1、2、3、4、5、6、7)进行比特逆序，得到(0、4、2、6、1、5、3、7)，第二存储顺序为第n/2+1到n位的存储顺序为比特逆序排序的第n/2+1到n位，针对缩短设计，第一存储顺序为剩下的自然排序，即从前往后奇数位，针对打孔设计。
图9为本申请实施例提供的比特读取顺序示意图二；如图9所示，编码比特的位长为n，图9示出了打孔起点、缩短起点以及重复起点。打孔速率匹配方式对应的比特读取顺序为依次读取循环缓存中的第n-m+1位(打孔起点)到第n位，缩短速率匹配方式对应的比特读取顺序为依次读取循环缓存中的第1位(缩短起点)到第m位，重复速率匹配方式对应的比特读取顺序为依次从任意位置开始顺序或逆序循环读取循环缓存中的编码比特直至读取到m位。
本领域技术人员可以理解，不管编码端最初选择的速率匹配方式为打孔速率匹配方式，还是缩短速率匹配方式，还是重复速率匹配方式，交织方式都是一样的，交织完的编码比特的排序，即比特存储顺序都为图8所示。在读的过程中，根据上述的比特读取顺序，选择最初选择的速率匹配方式对应的比特读取顺序进行读取。
本领域技术人员可以理解，在针对图9所示的示意中，如果第一存储顺序用于指示极化编码后的编码比特的后n/2位在循环缓存中的存储顺序，第二存储顺序用于指示极化编码后的编码比特的前n/2位在循环缓存中的存储顺序，则前n/2位相当于图9所示的后n/2的逆序，后n/2位相当于图9所示的前n/2的逆序。则比特存储顺序为7、3、5、1、6、4、2、0。在读取是逆序读取时即与图9读取的内容相同。
另一个具体的例子，比特存储顺序，可以通过分段交织完成。
图10为本申请实施例提供的比特存储顺序示意图三，如图10所示，第一存储顺序为第1到n/8位的存储顺序为自然排序，第n/8+1位到第3n/8位的存储顺序为第n/8+1位到第n/4位与第n/4+1位到第3n/8位的逐位线性交织，第3n/8+1到第n/2位自然排序。第二存储顺序为第n/2+1位到第n位偏移比特逆序排序。偏移比特逆序排序为将首位不为1的顺序序列减一个偏移值，对偏移后的序列做比特逆序排序，再加上偏移值。图11为本申请实施例提供的偏移比特逆序示意图。
本实施例各速率匹配方式的比特读取顺序与上述实施例中的图9类似，本实施例此处不再赘述。
第二种实现方式，对极化编码后的编码比特先进行交织处理，得到交织处理后的编码比特，然后进行比特收集，将极化编码后的编码比特存储至循环缓存中，然后进行比特选择。本实施例在交织的过程中，可以将打孔位或缩短位设置在任意的位置，为了提高交织效率，可以采取顺序交织或逆序交织的方式。在比特选择过程中，只要跳过打孔位或缩短位即可。本领域技术人员可以理解，在此次种实现方式中，还可以不采用交织的实现方式，而是采用顺序存储或逆序存储的方式来实现。
具体地，第一速配匹配方式所指示的打孔位的序号记录在第一集合中。第二速率匹配方式所指示的缩短位的序号记录在第二集合中。图12为本申请实施例提供的比特读取顺序示意图三，如图12所示，在读取的过程中，第一速率匹配方式对应的比特读取顺序为依次顺序或逆序读取循环缓存，在当前位对应的序号位于第一集合中时，则跳过当前位直至读取到最后一位；
第二速率匹配方式对应的比特读取顺序为依次顺序或逆序读取循环缓存，在当前位对应的序号位于第二集合中时，则跳过当前位直至读取到最后一位；
第三速率匹配方式对应的比特读取顺序为从任意位置开始依次顺序或逆序循环读取循环缓存中的编码比特直至读取到m位。
第三种实现方式，对极化编码后的编码比特先进行交织处理，得到交织处理后的编码比特，然后进行比特收集，存储至循环缓存中。本实施例在交织的过程中，可以将打孔位或缩短位设置在任意的位置，为了提高交织效率，可以采取顺序交织或逆序交织的方式。在比特收集过程中，打孔位或缩短位被删除，存储的所有比特不包括打孔位或缩短位，都被按顺序读出。如果没有打孔位或缩短位，则不需要执行删除的操作。本领域技术人员可以理解，在此次种实现方式中，还可以不采用交织的实现方式，而是采用顺序存储或逆序存储的方式来实现。
此时，第一速率匹配方式与第二速率匹配方式对应的比特读取顺序相同，都为按顺序从循环缓存的首位开始读取m位，或者按逆序从循环缓存的尾位开始读取m位；
第三速率匹配方式对应的比特读取顺序为从任意位置开始顺序或逆序依次循环读取循环缓存中的编码比特直至读取到m位。
本领域技术人员可以理解，在第二种实现方式和第三种实现方式中，第一速率匹配方式和第二速率匹配方式可以向上述实施例中一样，指示两个比特存储顺序，也可以指示同一个比特存储顺序。在具体实现过程中，在指示一个比特存储顺序时，可以通过不同的交织方式来实现不同的比特存储顺序。该比特存储顺序包括如下中的至少一种或其组合：
极化编码后的编码比特在循环缓存中顺序从后往前排列、顺序从前往后排列、比特逆序从后往前排列、比特逆序从前往后排列、可靠度从高到低排列、可靠度从低到高排列、随机排列、偏移比特逆序从前往后排列、偏移比特逆序从后往前排列、逐位线性交织对应的排列。
本实施例提供的极性码的速率匹配方法，编码端根据母码长度n和速率匹配方式进行极化编码，得到极化编码后的编码比特，该速率匹配方式为第一速率匹配方式、第二速率匹配方式、第三速率匹配方式中的一个；根据速率匹配方式对应的比特存储顺序，将极化编码后的编码比特存储至循环缓存中，其中，第一速率匹配方式、第二速率匹配方式以及第三速率匹配方式对应的比特存储顺序相同，从而第一速率匹配方式、第二速率匹配方式以及第三速率匹配方式对应的交织顺序相同，可以通过一个交织器来实现三种速率匹配方式，减少了硬件的复杂度和硬件所占的面积；编码端根据速率匹配方式对应的编码比特的比特读取顺序，从循环缓存中读取速率匹配的输出序列，其中，第一速率匹配方式、第二速率匹配方式以及第三速率匹配方式中的至少两种速率匹配方式对应的比特读取顺序不同，从而实现了不同的速率匹配方式具有不同的输出，保证了编码端能够向译码端输出正确的输出序列。
本申请还提供一种极性编码的速率匹配方法。该方法循环缓存中编码比特的存储顺序可以根据速率匹配方式，由polar码编码输出与循环缓存间插入一级交织过程完成。
具体地，如果采用打孔速率匹配方式，则不使用交织，编码比特直接输入循环缓存。如果采用缩短速率匹配方式，使用比特逆序交织，编码比特通过交织后输入循环缓存。如果采用重复速率匹配方式，不使用交织，编码比特直接输入循环缓存。即通过一个交织器也可以支持三种速率匹配方式，降低了硬件复杂度以及硬件面积。
本领域技术人员可以理解，在译码端，针对打孔速率匹配方式、缩短速率匹配方式以及重复速率匹配方式，其译码方式可参见上述实施例中的对三种速率匹配方式进行说明所涉及的译码方式。
本领域技术人员可以理解，上述实施例给出的各种实现方式或者例子，是为了理解本申请而给出的各种实现方式，在具体实现过程中，可以相互结合、借鉴或独立实现，对于具体的实现方式，本实施例此处不做特别限制。
上述主要从编码端的角度对本申请实施例提供的方案进行了介绍。可以理解的是，编码端为了实现上述功能，其包含了执行各个功能相应的硬件结构和/或软件模块。结合本申请中所公开的实施例描述的各示例的单元及算法步骤，本申请实施例能够以硬件或硬件和计算机软件的结合形式来实现。某个功能究竟以硬件还是计算机软件驱动硬件的方式来执行，取决于技术方案的特定应用和设计约束条件。本领域技术人员可以对每个特定的应用来使用不同的方法来实现所描述的功能，但是这种实现不应认为超出本申请实施例的技术方案的范围。
本实施例提供一种极性码的速率匹配设备，该速率匹配设备可以为上述的作为编码端的网络设备，也可以为上述的作为编码端的终端。
图13为本申请实施例提供的极性码的速率匹配设备的结构示意图一。如图13所示，该设备1300，包括：
编码模块1301，用于根据母码长度n和速率匹配方式进行极化编码，得到极化编码后的编码比特，所述速率匹配方式为第一速率匹配方式或第二速率匹配方式，所述n为正整数；
存储模块1302，用于根据所述速率匹配方式对应的比特存储顺序，将所述极化编码后的编码比特存储至循环缓存中，其中，所述第一速率匹配方式与所述第二速率匹配方式对应的比特存储顺序相同；
读取模块1303，用于根据所述速率匹配方式对应的比特读取顺序，从所述循环缓存中读取速率匹配的输出序列，所述第一速率匹配方式与所述第二速率匹配方式对应的比特读取顺序不同。
可选地，所述输出序列的长度为目标码长m，所述m为整数；
所述第一速率匹配方式对应的目标码长m小于所述母码长度n；
所述第二速率匹配方式对应的目标码长m大于所述母码长度n。
可选地，所述存储模块1302具体用于：
根据所述速率匹配方式对应的交织方式，对所述极化编码后的编码比特进行交织处理，得到交织处理后的编码比特，所述比特存储顺序与所述交织处理后的编码比特的排序相同；
对所述交织处理后的编码比特进行比特收集，存储至所述循环缓存中。
可选地，所述第一速率匹配方式对应的比特读取顺序为依次读取所述循环缓存中的第n-m+1位到第n位，或者，所述第一速率匹配方式对应的比特读取顺序为依次读取所述循环缓存中的第1位到第m位；
所述第二速率匹配方式对应的比特读取顺序为从任意位置开始依次顺序或逆序循环读取所述循环缓存中的编码比特直至读取到m位。
可选地，所述第一速率匹配方式所指示的打孔位或缩短位位于第一集合中，所述第一速率匹配方式对应的比特读取顺序为依次顺序或逆序读取所述循环缓存，在当前位对应的序号位于所述第一集合中时，则跳过所述当前位直至读取到最后一位；
所述第二速率匹配方式对应的比特读取顺序为从任意位置开始依次顺序或逆序循环读取所述循环缓存中的编码比特直至读取到m位。
可选地，所述存储模块1302具体用于：
根据所述速率匹配方式对应的交织方式，对所述极化编码后的编码比特进行交织处理，得到交织处理后的编码比特，所述比特存储顺序与所述交织处理后的编码比特的排序相同；
对所述交织处理后的编码比特进行比特收集，存储至所述循环缓存中，其中，所述交织处理后的编码比特的打孔位或缩短位在比特收集过程中被删除。
可选地，所述存储模块1302具体用于：
根据所述速率匹配方式对应的比特存储顺序，对所述极化编码后的编码比特进行比特收集，存储至所述循环缓存中，其中，所述极化编码后的编码比特的打孔位或缩短位在比特收集过程中被删除，所述比特存储顺序为顺序或逆序存储。
可选地，所述第一速率匹配方式对应的比特读取顺序为按顺序从所述循环缓存的首位开始读取，直至读取到尾位，或者按逆序从所述循环缓存的尾位开始读取，直至读取到首位；
所述第二速率匹配方式对应的比特读取顺序为从任意位置开始顺序或逆序依次循环读取所述循环缓存中的编码比特直至读取到m位。
可选地，所述比特存储顺序包括如下中的至少一种或其组合：
所述极化编码后的编码比特在所述循环缓存中顺序从后往前排列、顺序从前往后排列、比特逆序从后往前排列、比特逆序从前往后排列、可靠度从高到低排列、可靠度从低到高排列、随机排列、偏移比特逆序从前往后排列、偏移比特逆序从后往前排列、逐位线性交织对应的排列。
可选地，所述交织方式用于指示行数rn、列数cn以及行列交织或列行交织，所述rn与所述cn均为2的整数次幂，且所述n＝rn×cn；
若所述交织方式指示列行交织，则所述比特存储顺序为比特逆序列交织后的编码比特按行排列，所述编码比特的每行被分为一个子段，所述比特逆序列交织后的编码比特为对极化编码后的编码比特进行比特逆序列交织得到的编码比特；
所述第一速率匹配方式对应的比特读取顺序为对比特逆序列交织后的编码比特进行比特逆序行交织后依次从各子段中读取一位，直至读取m位，所述第二速率匹配方式对应的比特读取顺序为从比特逆序列交织后的编码比特的任意位置开始依次顺序或逆序按行循环读取所述循环缓存中的编码比特直至读取到m位；
或者
若所述交织方式指示行列交织，则所述比特存储顺序为比特逆序行交织后的编码比特按列排列，所述编码比特的每列被分为一个子段，所述比特逆序行交织后的编码比特为对极化编码后的编码比特进行比特逆序行交织得到的编码比特；
所述第一速率匹配方式对应的比特读取顺序为对比特逆序行交织后的编码比特进行比特逆序列交织后依次从各子段中读取一位，直至读取m位，所述第二速率匹配方式对应的比特读取顺序为从比特逆序行交织后的编码比特的任意位置开始依次顺序或逆序按列循环读取所述循环缓存中的编码比特直至读取到m位。
本实施例提供的速率匹配设备，用于执行上述图3所示的方法实施例，其实现原理和技术效果类似，本实施例此处不再赘述。
图14为本申请实施例提供的极性码的速率匹配设备的结构示意图二。如图14所示，该设备1400，包括：
编码模块1401，用于根据母码长度n和速率匹配方式进行极化编码，得到极化编码后的编码比特，所述速率匹配方式为第一速率匹配方式、第二速率匹配方式以及第三速率匹配方式中的一个，所述n为正整数；
存储模块1402，用于根据所述速率匹配方式对应的比特存储顺序，将所述极化编码后的编码比特存储至循环缓存中，其中，所述第一速率匹配方式、所述第二速率匹配方式以及所述第三速率匹配方式对应的比特存储顺序相同；
读取模块1403，用于根据所述速率匹配方式对应的比特读取顺序，从所述循环缓存中读取与速率匹配的输出序列；其中，所述第一速率匹配方式、所述第二速率匹配方式以及第三速率匹配方式中至少有两种速率匹配方式对应的比特读取顺序不同。
可选地，所述输出序列的长度为目标码长m，所述m为整数；
所述第一速率匹配方式对应的目标码长m小于所述母码长度n；
所述第二速率匹配方式对应的目标码长m小于所述母码长度n；
所述第三速率匹配方式对应的目标码长m大于所述母码长度n。
可选地，所述第一速率匹配方式、所述第二速率匹配方式以及第三速率匹配方式对应的比特读取顺序不同。
可选地，所述存储模块具体用于：
根据所述速率匹配方式对应的交织方式，对所述极化处理后的编码比特进行交织处理，得到交织处理后的编码比特，所述比特存储顺序与所述交织处理后的编码比特的排序相同；
对所述交织处理后的编码比特进行比特收集，存储至所述循环缓存中。
可选地，所述比特存储顺序包括第一存储顺序和第二存储顺序，所述第一速率匹配方式用于预先指示所述第一存储顺序，所述第二速率匹配方式用于预先指示第二存储顺序；
所述第一存储顺序用于指示所述极化编码后的编码比特的前n/2位在所述循环缓存中的存储顺序，所述第二存储顺序用于指示所述极化编码后的编码比特的后n/2位在所述循环缓存中的存储顺序；或者
所述第一存储顺序用于指示所述极化编码后的编码比特的后n/2位在所述循环缓存中的存储顺序，所述第二存储顺序用于指示所述极化编码后的编码比特的前n/2位在所述循环缓存中的存储顺序。
可选地，所述第一存储顺序包括如下中的至少一种或其组合：
顺序从后往前排列、顺序从前往后排列、可靠度从高到低排列、可靠度从低到高排列、随机排列、逐位线性交织对应的排列、逐位线性交织对应的排列的逆序；
所述第二存储顺序包括如下中的至少一种或其组合：
顺序从后往前排列、顺序从前往后排列、比特逆序从后往前排列、比特逆序从前往后排列、可靠度从高到低排列、可靠度从低到高排列、随机排列、偏移比特逆序从前往后排列、偏移比特逆序从后往前排列、逐位线性交织对应的排列、逐位线性交织对应的排列的逆序。
可选地，若所述第一存储顺序用于指示所述极化编码后的编码比特的前n/2位在所述循环缓存中的存储顺序，所述第二存储顺序用于指示所述极化编码后的编码比特的后n/2位在所述循环缓存中的存储顺序，则所述第一速率匹配方式对应的比特读取顺序为依次读取所述循环缓存中的第n-m+1位到第n位，所述第二速率匹配方式对应的比特读取顺序为依次读取所述循环缓存中的第1位到第m位；或者
若所述第一存储顺序用于指示所述极化编码后的编码比特的后n/2位在所述循环缓存中的存储顺序，所述第二存储顺序用于指示所述极化编码后的编码比特的前n/2位在所述循环缓存中的存储顺序，则所述第一速率匹配方式对应的比特读取顺序为依次读取所述循环缓存中的第1位到第m位，所述第二速率匹配方式对应的比特读取顺序为依次读取所述循环缓存中的第n-m+1位到第n位；
所述第三速率匹配方式对应的比特读取顺序为依次从任意位置开始顺序或逆序循环读取所述循环缓存中的编码比特直至读取到m位。
可选地，所述第一速配匹配方式所指示的打孔位的序号位于第一集合中，所述第二速率匹配方式所指示的缩短位的序号位于第二集合中；
所述第一速率匹配方式对应的比特读取顺序为依次顺序或逆序读取所述循环缓存，在当前位对应的序号位于所述第一集合中时，则跳过所述当前位直至读取到最后一位；
所述第二速率匹配方式对应的比特读取顺序为依次顺序或逆序读取所述循环缓存，在当前位对应的序号位于所述第二集合中时，则跳过所述当前位直至读取到最后一位；
所述第三速率匹配方式对应的比特读取顺序为从任意位置开始依次顺序或逆序循环读取所述循环缓存中的编码比特直至读取到m位。
可选地，所述第一速率匹配方式、所述第二速率匹配方式对应的比特读取顺序相同，所述第一速率匹配方式与所述第三速率匹配方式对应的比特读取顺序不同。
可选地，所述存储模块1402具体用于：
根据所述速率匹配方式对应的交织方式，对所述极化编码后的编码比特进行交织处理，得到交织处理后的编码比特，所述比特存储顺序与所述交织处理后的编码比特的排序相同；
对所述交织处理后的编码比特进行比特收集，存储至循环缓存中，其中，所述交织处理后的编码比特的打孔位或缩短位在比特收集过程中被删除。
可选地，所述存储模块1402具体用于：
根据所述速率匹配方式对应的比特存储顺序，对所述极化编码后的编码比特进行比特收集，存储至所述循环缓存中，其中，所述极化编码后的编码比特的打孔位或缩短位在比特收集过程中被删除，所述比特存储顺序为顺序或逆序存储。
可选地，所述第一速率匹配方式对应的比特读取顺序为按顺序从所述循环缓存的首位开始读取，直至读取到尾位，或者按逆序从所述循环缓存的尾位开始读取，直至读取到首位；
所述第三速率匹配方式对应的比特读取顺序为从任意位置开始顺序或逆序依次循环读取所述循环缓存中的编码比特直至读取到m位。
本实施例提供的速率匹配设备，用于执行上述图7所示的方法实施例，其实现原理和技术效果类似，本实施例此处不再赘述。
图15为本申请实施例提供的极性码的速率匹配设备的结构示意图三。该速率匹配设备1500可以为前述的网络设备或者终端等通信设备或者芯片等。如图15所示，速率匹配设备1500可以由总线1501作一般性的总线体系结构来实现。根据速率匹配设备1500的具体应用和整体设计约束条件，总线1501可以包括任意数量的互连总线和桥接。总线1501将各种电路连接在一起，这些电路包括处理器1502、存储介质1503和总线接口1504。可选的，速率匹配设备1500使用总线接口1504将网络适配器1505等经由总线1501连接。网络适配器1505可用于实现无线通信网络中物理层的信号处理功能，并通过天线1507实现射频信号的发送和接收。用户接口1506可以连接用户终端，例如：键盘、显示器、鼠标或者操纵杆等。总线1501还可以连接各种其它电路，如定时源、外围设备、电压调节器或者功率管理电路等，这些电路是本领域所熟知的，因此不再详述。
可以替换的，速率匹配设备1500也可配置成通用处理系统，例如通称为芯片，该通用处理系统包括：提供处理器功能的一个或多个微处理器；以及提供存储介质1503的至少一部分的外部存储器，所有这些都通过外部总线体系结构与其它支持电路连接在一起。
可替换的，速率匹配设备1500可以使用下述来实现：具有处理器1502、总线接口1504、用户接口1506的专用集成电路(applicationspecificintegratedcircuit，asic)；以及集成在单个芯片中的存储介质1503的至少一部分，或者，速率匹配设备1500可以使用下述来实现：一个或多个现场可编程门阵列(field-programmablegatearray，fpga)、可编程逻辑器件(programmablelogicdevice，pld)、控制器、状态机、门逻辑、分立硬件部件、任何其它适合的电路、或者能够执行本申请通篇所描述的各种功能的电路的任意组合。
其中，处理器1502负责管理总线和一般处理(包括执行存储在存储介质1503上的软件)。处理器1502可以使用一个或多个通用处理器和/或专用处理器来实现。处理器的例子包括微处理器、微控制器、dsp处理器和能够执行软件的其它电路。应当将软件广义地解释为表示指令、数据或其任意组合，而不论是将其称作为软件、固件、中间件、微代码、硬件描述语言还是其它。
在下图中存储介质1503被示为与处理器1502分离，然而，本领域技术人员很容易明白，存储介质1503或其任意部分可位于速率匹配设备1500之外。举例来说，存储介质1503可以包括传输线、用数据调制的载波波形、和/或与无线节点分离开的计算机制品，这些介质均可以由处理器1502通过总线接口1504来访问。可替换地，存储介质1503或其任意部分可以集成到处理器1502中，例如，可以是高速缓存和/或通用寄存器。
处理器1502可执行上述实施例中，例如，图2至图12依次对应的上述实施例，在此不再对处理器1502的执行过程进行赘述。
本领域技术人员可以理解，上述的编码模块、存储模块以及读取模块可以被实现为处理器。