基于FPGA的光通信传输网AMC引接板及其实现方法与流程

本发明涉及光通信技术，尤其涉及一种基于fpga的光通信传输网amc引接板及其实现方法。

背景技术：

目前光通信传输网接入的信号既有otn信号又有sdh信号，对otn信号的处理主要有fec纠错和信号解映射，对sdh信号的处理主要有高阶交叉、低阶交叉和解pos，如果要满足所有这些对信号处理的要求，需要多种设备搭建一个处理平台，其造价高，使用不方便。

技术实现要素：

鉴于现有技术状况和缺陷，本发明提供一种基于fpga的光通信传输网amc引接板及其实现方法。本发明可实现多种接入处理功能，分别为：otn信号的接入和sdh信号的接入；otn信号的fec纠错和sdh信号解映射功能；sdh信号的高阶交叉和低阶交叉功能；sdh信号的解pos功能。

本发明引入sdn（软件定义网络）思想，使用fpga芯片搭建了一个灵活的光通信传输网amc引接板，该引接板符合atca标准，通过amc板上的两个fpga芯片可完成多种接入信号的统一处理。

为了实现上述目的，本发明采取的技术方案是：一种基于fpga的光通信传输网amc引接板，其特征在于，包括供电模块、控制管理模块、时钟模块和业务处理模块，供电模块分别与时钟模块、业务处理模块、控制管理模块连接，时钟模块分别与业务处理模块、控制管理模块连接，时钟模块、业务处理模块和控制管理模块分别与金手指连接，金手指与供电模块连接。

所述的供电模块包括两种凌特电源芯片，包括一片双路电源芯片和四片四路电源芯片，双路电源芯片的型号为ltm4620，四路电源芯片的型号为ltm4644，所有凌特电源芯片的输入为12v电源，所有凌特电源芯片的输出端与控制管理模块连接。

所述的控制管理模块包括stm32芯片和flash，stm32芯片的型号为stm32f437nih6，flash的型号为m25p128，stm32芯片通过spi口与flash相连，用于存储和读取路由信息，实现掉电保护功能，stm32芯片通过fe口与金手指相连，用于与其他板卡进行信息交换，stm32芯片通过gpio口与供电模块连接，用于控制板卡的上电顺序，stm32芯片通过adc口与供电模块相连，用于监控电源轨的状态，stm32芯片通过i2c口与时钟模块连接，用于配置与监控时钟芯片工作状态，stm32芯片通过spi口与业务处理模块连接，用于配置板卡路由信息并监控数据链路状态。

所述的时钟模块包括两个zarlink时钟芯片和1个本地晶振，zarlink时钟芯片型号为zl30165gdg2，本地晶振型号为530bc155m520dgr，第一片zarlink时钟芯片的hpdiff0管脚、hpdiff2管脚、hpdiff4管脚、hpdiff6管脚分别与第二片zarlink时钟芯片的ref0管脚、ref1管脚、ref2管脚、ref3管脚连接，第二片zarlink时钟芯片的ref4管脚连接本地晶振，第二片zarlink时钟芯片的ref5管脚和hpout4管脚连接金手指。

所述的业务处理模块包括两片fpga芯片，fpga1芯片的型号为xc7k410t-3ffg900e，fpga2芯片的型号为xc7k325t-2ffg900i，fpga1芯片bank117的四路serdes收管脚分别与fpga2芯片bank118的四路serdes发管脚相连，fpga1芯片bank118的四路serdes发管脚分别与fpga2芯片bank118的四路serdes收管脚相连，fpga1芯片bank115的四路serdes收管脚分别与四个光模块的发管脚相连，fpga1芯片bank117的四路serdes发管脚分别与四个光模块的收管脚相连。

一种基于fpga的光通信传输网amc引接板实现方法，其特征在于，所述实现方法包括otn信号接入处理工作流程、sdh信号高低阶交叉处理工作流程和sdh信号解pos处理工作流程，其中所述的otn信号接入处理工作流程有以下步骤：

（1）、fpga1芯片通过bank115接入四路otn信号，并对otn信号进行解fec纠错处理；

（2）、fpga1芯片对纠错后的信号进行sdh信号解映射处理，处理后的信号为sdh信号；

（3）、fpga1芯片对解映射的sdh信号进行指针调整，使sdh信号同步，便于后端的sdh信号时隙交叉处理；

（4）、fpga1芯片通过bank118将sdh信号发送给fpga2芯片，fpga2芯片对sdh信号进行高阶交叉处理，并通过bank115-bank117发送到amc板外部；

（5）、外部设有的承载板或交叉板配合完成sdh空间交叉；

（6）、fpga2芯片通过bank115-bank117接收来自外部承载板或交叉板发送的sdh信号，进行高阶交叉处理。

所述的sdh信号高低阶交叉处理工作流程有以下步骤：

（1）、fpga1芯片通过bank115接入四路sdh信号，对sdh信号进行指针调整处理，使sdh信号同步，便于后端的sdh信号时隙交叉处理；

（2）、fpga1芯片对指针调整后的sdh信号进行高阶交叉，使sdh信号进行收敛，并通过bank115-bank117将收敛后的信号发往amc板外部；

（3）、外部设有的承载板或交叉板配合完成sdh空间交叉；

（4）、fpga2芯片通过bank115-bank117接收来自外部承载板或交叉板发送的sdh信号，进行指针下泄处理；

（5）、fpga2芯片对指针下泄的sdh信号进行低阶交叉处理；

所述的sdh信号解pos处理工作流程执行以下步骤：

（1）、fpga1芯片通过bank115接入四路sdh信号，对sdh信号进行指针调整处理，使sdh信号同步，便于后端的sdh信号时隙交叉处理；

（2）、fpga1芯片对指针调整后的sdh信号进行高阶交叉处理，将承载不同种类pos信号的sdh信号进行分类，并通过bank115-bank117将分类后sdh信号发往amc板外部；

（3）、外部设有的承载板或交叉板配合完成sdh空间交叉；

（4）、fpga2芯片通过bank115-bank117接收来自外部承载板或交叉板发送的sdh信号，进行解pos处理。

本发明的有益效果是：通过该引接板可实现多种接入信号的统一处理，包括otn信号的接入和sdh信号的接入、otn信号的fec纠错和sdh信号的解映射、sdh信号的高阶交叉和低阶交叉、sdh信号的解pos。使用该方法可使每个amc板fpga2芯片只需要支持一种类型的解pos信号处理，大大减小了fpga的资源需求。使用该方法实现的amc板满足sdn思想，组成的设备更加灵活，同时使用两片fpga完成业务处理功能，分工明确，条理清晰，有利于功能的实现。

附图说明

图1为本发明amc板整体系统框图；

图2为本发明amc板供电模块电路框图；

图3为本发明amc板控制管理模块电路框图；

图4为本发明amc板时钟模块电路示意图；

图5为本发明amc板业务处理模块电路示意图；

图6为本发明的otn信号接入处理工作流程图；

图7为本发明的sdh信号高低阶交叉处理工作流程图；

图8为本发明的sdh信号解pos处理工作流程图。

具体实施方式

下面结合附图对本发明做进一步说明。

如图1所示，amc引接板包括供电模块、控制管理模块、时钟模块和业务处理模块，供电模块分别与时钟模块、业务处理模块、控制管理模块连接，时钟模块分别与业务处理模块、控制管理模块连接，时钟模块、业务处理模块和控制管理模块分别与金手指连接，金手指与供电模块连接。

如图2所示，供电模块包括两种凌特电源芯片，包括一片双路电源芯片和四片四路电源芯片，双路电源芯片的型号为ltm4620，四路电源芯片的型号为ltm4644，所有凌特电源芯片的输入为12v电源，所有凌特电源芯片的输出端与控制管理模块连接。

供电模块由两种凌特电源芯片组成，双路电源芯片和四路电源芯片，双路电源芯片的型号为ltm4620，四路电源芯片的型号为ltm4644，双路电源使用了一个，可输出两个电压轨，分别为业务处理模块的两个fpga核电压供电，电压轨为1v，四路电源使用了四个，分别为除fpga核电压的其他电压轨供电。所有凌特电源芯片的输入为12v，来自金手指或本板电源接插件，除了控制模块的电源轨，供电模块的其他电源轨使能管脚与控制模块gpio脚连接，由控制模块完成板卡的上电顺序控制，供电模块所有电源轨的输出与控制模块adc脚连接，完成板卡的电源状态监控。

如图3所示，控制管理模块包括stm32芯片和flash，stm32芯片的型号为stm32f437nih6，flash的型号为m25p128，stm32芯片通过spi口与flash相连，用于存储和读取路由信息，实现掉电保护功能，stm32芯片通过fe口与金手指相连，用于与其他板卡进行信息交换，stm32芯片通过gpio口与供电模块连接，用于控制板卡的上电顺序，stm32芯片通过adc口与供电模块相连，用于监控电源轨的状态，stm32芯片通过i2c口与时钟模块连接，用于配置与监控时钟芯片工作状态，stm32芯片通过spi口与业务处理模块连接，用于配置板卡路由信息并监控数据链路状态。

控制管理模块通过gpio口与供电模块各个电源轨的使能管脚相连，控制供电模块各个电源轨的上电顺序，通过adc口与供电模块各个电源轨输出相连，监控各个电源轨的输出电压是否正常，通过i2c口与时钟模块相连，配置时钟模块中时钟芯片的输出并监控时钟芯片的工作状态，通过spi口与业务处理模块相连，配置板卡的路由信息并监控业务处理模块的工作状态，通过fe口与金手指相连，用来与外部进行控制与监控信息交换。

如图4所示，时钟模块包括两个zarlink时钟芯片和1个本地晶振，zarlink时钟芯片型号为zl30165gdg2，本地晶振型号为530bc155m520dgr，第一片zarlink时钟芯片的hpdiff0管脚、hpdiff2管脚、hpdiff4管脚、hpdiff6管脚分别与第二片zarlink时钟芯片的ref0管脚、ref1管脚、ref2管脚、ref3管脚连接，第二片zarlink时钟芯片的ref4管脚连接本地晶振，第二片zarlink时钟芯片的ref5管脚和hpout4管脚连接金手指。

时钟模块的zarlink时钟芯片有四个数字锁相环dpll0-dpll3，有八个参考时钟输入口ref0-ref7，有十六个时钟输出口，其中八个差分输出口hpdiff0-hpdiff7，八个单端输出口hpout0-hpout7，所有输入输出口都能与任何一个dpll交叉连接使用。时钟模块的配置方式主要分两种情况：otn信号接入配置方式和sdh信号接入配置方式，具体方案如下面表1至表4所示：

表1

表2

表3

表4

otn信号接入时，第一片时钟芯片主要负责将四路167.33m的otn信号恢复时钟按比例降至155.52m，每一路155.52m的时钟复制两份，一份给fpga1用来将sdh信号从otn信号中解映射出来，一份给第二片时钟芯片用来选择系统时钟。第二片时钟芯片本地晶振通过连接dpll0给两片fpga提供serdes时钟和bufg时钟，ref0、ref1、ref2、ref3通过dpll1选择一路输出到金手指与其他板卡进行时钟同步，ref5通过dpll2复制6份时钟给fpga1和fpga2的serdes，用作sdh业务处理。

sdh信号接入时，第一片时钟芯片主要负责将四路155.52m的时钟各复制两份，一份给fpga1用来处理sdh指针调整，一份给第二片时钟芯片用来选择系统时钟。第二片时钟芯片本地晶振通过连接dpll0给两片fpga提供serdes时钟和bufg时钟，ref0、ref1、ref2、ref3管脚（ref0-ref7为时钟芯片的参考时钟输入管脚，对应的是芯片的管脚）通过dpll1（dpll0-dpll3为时钟芯片内部的四个数字锁相环）选择一路输出到金手指与其他板卡进行时钟同步，ref5管脚通过dpll2复制六份时钟给fpga1芯片和fpga2芯片的serdes，用作sdh业务处理。

如图5所示，业务处理模块包括两片fpga芯片，fpga1芯片的型号为xc7k410t-3ffg900e，fpga2芯片的型号为xc7k325t-2ffg900i，fpga1芯片bank117的四路serdes收管脚分别与fpga2芯片bank118的四路serdes发管脚相连，fpga1芯片bank118的四路serdes发管脚分别与fpga2芯片bank118的四路serdes收管脚相连，fpga1芯片bank115的四路serdes收管脚分别与四个光模块的发管脚相连，fpga1芯片bank117的四路serdes发管脚分别与四个光模块的收管脚相连。

bank为fgpa高速serdes的分组，本发明选用的两款fpga高速serdes接口都是十六个，每四个为一组，共四组，分别是bank115-bank118。

系统划分为四个功能模块：供电模块、控制管理模块、时钟模块和业务处理模块。供电模块的输入来自金手指，为+12v电压轨，通过多个dc/dc电源模块的转换，可为控制管理模块、时钟模块和业务处理模块提供各自所需的电压轨。控制管理模块的电压轨直接由供电模块给出，其他模块的电压轨都是经过控制管理模块控制供电模块给出，以满足各个芯片上电顺序的要求。

时钟模块通过差分线与金手指相连，通过金手指对外发送一路时钟，并接收外部的一路时钟，通过差分线与业务处理模块相连，接收业务处理模块发出的线路恢复时钟，经过优先级的选择向业务处理模块反馈统一的系统时钟。

业务处理模块通过差分线与金手指相连，通过金手指接收来自外部的高速数据，并对外发送高速数据，同时业务处理模块配有四个sfp+的光模块，可以接收来自光纤链路上的光信号，并将处理过的高速信号通过光信号返回到光纤链路。

amc引接板的供电电压为12v，可来自amc板金手指或板卡自身的电源接插件，引接板最多可配置四个sfp+光模块，用来接收光纤传来的高速信号，并向光纤发送处理过的高速信号，引接板通过金手指可与其他板卡进行高速数据、时钟和控制信号的交互，便于多个引接板之间的协同工作。amc引接板可与一块承载板搭配，组成1u设备，也可与多个承载板搭配，组成机架式设备。

系统工作总流程为：供电模块为板卡的所有芯片进行供电，业务处理模块接收来自光纤的高速数据，恢复出高速数据中的线路时钟并发送给时钟模块，时钟模块经过优先级选择和变频，为业务处理模块提供所需的时钟，业务处理模块依据时钟模块反馈的时钟对高速数据进行解析和解扰，并根据控制管理模块发送过来的控制指令，对高速数据做进一步的处理。

业务处理模块遵循sdn原则，可以根据不同的接入业务类型和处理需求配置不同的程序。本发明主要包括三种业务处理类型工作流程：otn信号接入处理、sdh信号高低阶交叉处理和sdh信号解pos处理。

如图6所示，otn信号接入处理的工作流程主要分为以下六个步骤：

1）fpga1通过bank115接入4路otn信号，并对otn信号进行解fec纠错处理；

2）fpga1对纠错后的信号进行sdh信号解映射处理，处理后的信号为sdh信号；

3）fpga1对解映射的sdh信号进行指针调整，使sdh信号同步，便于后端的sdh信号时隙交叉处理；

4）fpga1通过bank118将sdh信号发送给fpga2，fpga2对sdh信号进行高阶交叉处理，并通过bank115-bank117发送到amc板外部；

5）此步需要外部承载板或交叉板配合完成sdh空间交叉；

6）fpga2通过bank115-bank117接收来自外部承载板或交叉板发送的sdh信号，进行高阶交叉处理。

整个过程中fpga1芯片主要完成otn信号到sdh信号的解析处理，fpga2芯片主要完成两级sdh信号高阶交叉处理，功能划分明确，流程清晰。

如图7所示，sdh信号高低阶交叉处理的工作流程主要分为以下五个步骤：

1）fpga1通过bank115接入4路sdh信号，对sdh信号进行指针调整处理，使sdh信号同步，便于后端的sdh信号时隙交叉处理；

2）fpga1对指针调整后的sdh信号进行高阶交叉，使sdh信号进行收敛，并通过bank115-bank117将收敛后的信号发往amc板外部；

3）此步需要外部承载板或交叉板配合完成sdh空间交叉；

4）fpga2通过bank115-bank117接收来自外部承载板或交叉板发送的sdh信号，进行指针下泄处理；

5）fpga2对指针下泄的sdh信号进行低阶交叉处理。

整个过程中fpga1芯片主要完成sdh信号的高阶交叉处理，收敛了信号容量，减小了后端芯片低阶交叉处理的压力，fpga2芯片主要完成sdh信号的低阶交叉处理，最终完成sdh信号汇聚功能。

如图8所示，sdh信号解pos处理的工作流程主要分为以下四个步骤：

1）fpga1通过bank115接入4路sdh信号，对sdh信号进行指针调整处理，使sdh信号同步，便于后端的sdh信号时隙交叉处理；

2）fpga1对指针调整后的sdh信号进行高阶交叉处理，将承载不同种类pos信号的sdh信号进行分类，并通过bank115-bank117将分类后sdh信号发往amc板外部；

3）此步需要外部承载板或交叉板配合完成sdh空间交叉；

4）fpga2通过bank115-bank117接收来自外部承载板或交叉板发送的sdh信号，进行解pos处理。

整个过程中fpga1芯片主要完成pos信号的分类，fpga2芯片主要完成sdh信号的解pos处理，使用该方法可使每个amc板fpga2芯片只需要支持一种类型的解pos信号处理，大大减小了fpga的资源需求。