本申请的示例总体上涉及集成电路(“ic”)，具体地，涉及包括判决反馈均衡器的ic的实施例。
背景技术
随着数据速率增加以满足对更高数据吞吐量的需求，通过通信信道传输的信号越来越容易受到由通信信道的频率相关的信号损失(例如，符号间干扰(isi))和诸如串扰、回声、信号色散和失真的其他噪声)导致的损害。可使用判决反馈均衡器(dfe)根据先前判定的来自接收信号的符号通过使用反馈环来去除isi和其他噪声。然而，传统的dfe受限于在单个符号周期(也称为“单位间隔”或ui)中对符号执行isi去除，该单个符号周期即通信信道的波特率。这种时序约束可能限制dfe的运行。
因此，提供一种有助于满足对更高吞吐量的不断增长需求的实现判决反馈均衡的改进方法将是合乎需要且有用的。
技术实现要素：
在根据本公开内容的一些实施例中，一种装置包括判决反馈均衡器，其被配置为接收基于第一时钟生成的并行信号。判决反馈均衡器包括第一均衡模块，其被配置为在第一时钟的第一时钟周期期间接收由并行信号提供的第一组并行符号的第一符号，并且对第一符号执行判决反馈均衡以提供第一判定到第二均衡模块。第二均衡模块被配置为，在第一时钟周期期间，接收第一组并行符号的第二符号，并使用从第一均衡模块接收的第一判定对第二符号执行判决反馈均衡，以提供第二判定。
在一些实施例中，判决反馈均衡器包括第三均衡模块，其被配置为接收第一组并行符号的第三符号并对第三符号执行判决反馈均衡，并在第一时钟周期期间提供第三判定到存储元件。判决反馈均衡器还包括第一存储元件，其耦合到第三均衡模块并且被配置为将从第三均衡模块接收的第三判定提供给第一均衡模块。
在一些实施例中，第一均衡模块被配置为在时钟的第二时钟周期期间接收由并行信号提供的第二组并行符号的第四符号，并且使用从所述存储元件接收的第三判定，对第四符号执行判决反馈均衡，以提供通过使用在第二时钟周期期间从所述第一存储元件接收的第三判定而确定的第四判定。
在一些实施例中，所述第一存储元件是触发器。
在一些实施例中，所述第一，第二和第三均衡模块中的每一个包括：选择线输入，其被配置为基于先前检测的符号接收判定；以及选择元件，其被耦合到多个推测路径，以便使用所述选择线输入从推测路径中选择输出。
在一些实施例中，所述选择元件是多路复用器。
在一些实施例中，在由第一均衡模块提供的第一判定与由第二均衡模块提供的第二判定之间的延迟是由第二均衡模块的多路复用器引起的。
在一些实施例中，所述第一存储元件被配置为在触发所述触发器的时钟的下一个时钟边沿的至少提前触发器的建立时间，接收来自第三均衡模块的第三判定，以及所述第一均衡模块被配置为在下一个时钟边沿的至少延后触发器的时钟到q端时间接收第四符号。
在一些实施例中，由所述并行信号提供的符号是pam-4符号。
在一些实施例中，所述并行信号是由模拟-数字转换器(adc)通过使用具有符号速率的输入信号而提供的。所述符号速率是n乘以第一时钟的时钟速率，其中n是由并行信号提供的并行符号的个数。
在根据本公开内容的一些实施例中，一种方法包括：提供基于第一时钟生成的并行信号；在第一时钟的第一时钟周期期间，由第一均衡模块接收由并行信号提供的第一组并行符号的第一符号；由第一均衡模块对第一符号执行判决反馈均衡以便提供第一判定到第二均衡模块；由第二均衡模块接收所述第一组并行符号的第二符号；以及在第一时钟的第一时钟周期期间，由第二均衡模块通过使用从第一均衡模块接收的第一判定，对第二符号执行判决反馈均衡，以提供第二判定。
在一些实施例中，所述方法包括由第三均衡模块接收所述第一组并行符号的第三符号；由第三均衡模块对第三符号执行判决反馈均衡以及在第一时钟周期期间提供第三判定到存储元件；以及由所述第一存储元件将从所述第三均衡模块接收的第三判定提供到第一均衡模块。
在一些实施例中，所述方法包括，在所述时钟的第二时钟周期期间，由第一均衡模块接收由所述并行信号提供的第二组并行符号的第四符号；以及由第一均衡模块通过使用从所述存储元件接收的第三判定，对第四符号执行判决反馈均衡，以提供通过使用在第二时钟周期期间从所述第一存储元件接收的第三判定而确定的第四判定。
在一些实施例中，所述方法包括由第二均衡模块的选择元件通过使用由所述第二均衡模块接收的第一判定从多个推测路径中选择输出。
在一些实施例中，所述方法包括由所述第一存储元件在触发所述触发器的所述时钟的下一个时钟边沿的至少提前触发器的建立时间，接收来自第三均衡模块的第三判定；以及由所述第一均衡模块在下一个时钟边沿的至少延后触发器的时钟到q端(clock-to-q)时间接收第四符号。
在一些实施例中，所述方法包括将具有符号速率的模拟输入信号提供到模拟-数字转换器(adc)；以及通过使用adc根据第一时钟，将模拟输入信号转换成并行信号，其中所述符号速率是n乘以第一时钟的时钟速率，以及其中n是由并行信号提供的并行符号的个数。
通过阅读下面的详细说明和附图，将明白其它方面和特性。
附图说明
图1是显示根据本公开内容的一些实施例的ic的示例性架构的框图。
图2是显示根据本公开内容的一些实施例的、使用判决反馈均衡器的ic的示例性架构的框图。
图3是根据本公开内容的一些实施例的、包括并行符号的示例性并行数据输入的时序图。
图4是示例性判决反馈均衡器的框图。
图5是根据本公开内容的一些实施例的示例性判决反馈均衡器的信号的时钟图。
图6是根据本公开内容的一些实施例的判决反馈均衡器的示例性dfe模块的框图。
图7是根据本公开内容的一些实施例的判决反馈均衡器的示例性dfe模块的框图。
图8是根据本公开内容的一些实施例的判决反馈均衡器的示例性dfe模块的框图。
图9是示例性判决反馈均衡器的框图。
图10是根据本公开内容的一些实施例的示例性判决反馈均衡器的信号的时序图。
图11是根据本公开内容的一些实施例的判决反馈均衡器的示例性dfe模块的框图。
图12是根据本公开内容的一些实施例的判决反馈均衡器的示例性dfe模块的框图。
图13是根据本公开内容的一些实施例的判决反馈均衡器的示例性dfe模块的框图。
图14是根据本公开内容的一些实施例的判决反馈均衡器的示例性dfe模块的框图。
图15是根据本公开内容的一些实施例的判决反馈均衡器的示例性dfe模块的框图。
具体实施方式
以下参考附图描述各种实施例，附图中展示示例性实施例。然而，要求保护的发明可以以不同的形式被实现，并且它们不应当被理解为仅限于这里阐述的实施例。相同的附图标记始终表示相同的元件。因此，对于每个附图的描述，将不再详细描述这些相同的元件。还应当看到，附图仅仅旨在便于描述实施例。它们并非意图作为所要求保护的发明的详尽描述，或用来作为对所要求保护的发明的范围的限制。另外，所示出的实施例不需要具有所示出的所有方面或优点。结合特定实施例描述的方面或优点不必限于该实施例，并且即使没有如此示出，或者没有如此明确地描述，这些方面或优点也可以在任何其他实施例中实践。特征、功能、和优点可以在各种实施例中独立地实现，或者可以在其他实施例中进行组合。
在描述若干附图说明性地描绘的示例性实施例之前，先提供一般性介绍以进一步理解。通常，dfe可以使来自先前检测到的符号的反馈适应于当前检测到的符号的均衡。展开的dfe可以根据接收的符号历史预先计算所有可能的isi近似值，而部分地或完全地消除或“展开(unroll)”反馈回路，其中由多路复用器基于先前检测的比特选择正确的结果。当符号一次到达一个ui时，对于每个符号，包括存储、将先前检测的符号与ui时钟对齐，以及使用多路复用器选择的功能需要在ui内完成，这在符号率增加时是具有挑战性的。
如下面进一步详细描述的，模数转换器(adc)可以以特定的符号速率数字化输入信号，并提供包括多个并行符号的输出信号。dfe被配置为对并行符号执行均衡。通过对多个并行符号进行判决反馈均衡处理，可以放宽dfe的时序要求。
记住上面的一般理解，下面描述用于提供判决反馈均衡器的各种实施例。
因为一个或多个上述实施例是使用特定类型的ic来示例说明的，所以下面提供这种ic的详细描述。然而，应该理解，其他类型的ic也可以从本文描述的一个或多个实施例获益。
可编程逻辑器件(“pld”)是众所周知类型的集成电路，其可被编程以执行指定的逻辑功能。一种类型的pld，即现场可编程门阵列(“fpga”)，通常包括可编程单元阵列。这些可编程单元可包括例如输入/输出模块(“iob”)、可配置逻辑模块(“clb”)、专用随机存取存储器模块(“bram”)、乘法器、数字信号处理模块(“dsp”)、处理器、时钟管理器、延迟锁相环(“dll”)、包括判决反馈均衡器(“dfe”)的均衡器等等。如本文所使用的，“include包括”和“including包括”意指包括但不限于。
每个可编程单元通常包括可编程互连和可编程逻辑。可编程互连通常包括由可编程互连点(“pip”)互连的大量不同长度的互连线。可编程逻辑通过使用可编程元件实现用户设计的逻辑，该可编程元件可包括例如函数发生器、寄存器、算术逻辑等。
可编程互连和可编程逻辑通常通过将配置数据流加载到内部配置存储器元件来编程，内部配置存储器元件规定可编程元件如何被配置。所述配置数据可以从存储器(例如，从外部prom)被读取或者通过外部设备被写入到fpga中。然后，各个存储器元件的集体状态确定fpga的功能。
另一种类型的pld是复杂可编程逻辑器件cpld。cpld包括通过互连开关矩阵连接在一起并被连接到输入/输出(“i/o”)资源的两个或更多个“功能模块”。cpld的每个功能模块包括两级and/or结构，类似于在可编程逻辑阵列(“pla”)和可编程阵列逻辑(“pal”)器件中使用的结构。在cpld中，配置数据通常被片上地存储在非易失性存储器中。在一些cpld中，配置数据片上地存储非易失性存储器中，然后作为初始配置(编程)序列的一部分被下载到易失性存储器中。
通常，对于这些可编程逻辑器件(“pld”)中的每一个，器件的功能由为此目的提供给所述器件的配置数据控制。配置数据可被存储在易失性存储器(例如，静态存储器元件，如fpga和一些cpld中常见的)、非易失性存储器(例如，flash存储器，如在一些cpld中)、或任何其他类型的存储器元件中。
其他的pld通过加上处理层(例如金属层)来编程，该处理层可编程地互连器件上的各种元件。这些pld称为掩模可编程器件。pld也可以以其他方式实现，例如，使用熔丝或反熔丝技术。术语“pld”和“可编程逻辑器件”包括但不限于这些示例性器件，也包含仅仅部分可编程的器件。例如，一种类型的pld包括硬编码晶体管逻辑和可编程开关结构的组合，该可编程开关结构可编程地互连硬编码晶体管逻辑。
如上所述，高级fpga可以在阵列中包括几种不同类型的可编程逻辑模块。例如，图1示出了示例性fpga架构100。fpga架构100包括大量不同的可编程单元，其包括多千兆比特收发器(“mgt”)101，可配置逻辑模块(“clb”)102，随机存取存储器模块(“bram”)103，输入/输出模块(“iob”)104，配置和时钟逻辑(“config/clocks”)105，数字信号处理模块(“dsp”)106，专用输入/输出模块(“i/o”)107(例如，配置端口和时钟端口)，以及诸如数字时钟管理器、模数转换器、系统监视逻辑等等的其他可编程逻辑108。一些fpga还包括专用处理器模块(“proc”)110。
在一些fpga中，每个可编程单元可以包括至少一个可编程互连元件(“int”)111，其具有到同一单元内的可编程逻辑元件的输入和输出端120的连接，如图1顶部所包括的示例所示。每个可编程互连元件111还可以包括用于互连同一个单元或其他单元中的相邻的可编程互连元件的互连段122的连接。每个可编程互连元件111还可以包括用于互连逻辑模块(未示出)之间的通用布线资源的互连段124的连接。通用布线资源可以包括在包括互连段(例如，互连段124)的轨道的逻辑模块(未示出)与用于连接互连段的开关模块(未示出)之间的布线通道。通用布线资源的互连段(例如，互连段124)可以跨越一个或多个逻辑模块。可编程互连元件111与通用布线资源一起实现用于所示fpga的可编程互连结构(“可编程互连”)。
在示例性实施方案中，clb102可以包括可配置逻辑元件(“cle”)112加上单个可编程互连元件(“int”)111，可配置逻辑元件(“cle”)112可以被编程来实现用户逻辑。bram103除了包括一个或多个可编程互连元件之外还可以包括bram逻辑元件(“brl”)113。通常，单元中所包括的互连元件的数量取决于单元的高度。在图示的例子中，bram单元具有与五个clb相同的高度，但是也可以是其他数量(例如，四个)。dsp单元106除了包括适当数量的可编程互连元件之外，还可以包括dsp逻辑元件(“dspl”)114。iob104除了包括可编程互连元件111的一个实例之外，还可以包括例如输入/输出逻辑元件(“iol”)115的两个实例。如本领域技术人员将清楚的，例如，连接到i/o逻辑元件115的实际的i/o焊盘通常不限于输入/输出逻辑元件115的区域。
在图1的例子中，靠近裸片中心的区域(水平描绘)(例如，由图1中所示的区域105，107和108形成的)可用于配置、时钟和其他控制逻辑。从该水平区域延伸的列109(垂直描绘)或其他列可被用于将时钟和配置信号分布在fpga的宽度上。
利用图1中所示的架构的一些fpga包括打散构成fpga的大部分的规则柱状结构的附加逻辑模块。附加逻辑模块可以是可编程模块和/或专用逻辑。例如，proc110跨越多列clb和bram。proc110可以包括各种组件，其范围从单个微处理器到由微处理器、存储器控制器、外围设备等构成的完整可编程处理系统。
一方面，proc110被实现为专用电路，例如，作为硬连线处理器，其被制造为实现ic的可编程电路的裸片的一部分。proc110可以代表各种不同处理器类型和/或系统中的任何一种，其复杂程度从单个处理器(例如，能够执行程序代码的单个核)到具有一个或多个核、模块、协同处理器，接口等的整个处理器系统。
另一方面，proc110从架构100中省略，并且可以用所描述的其他种类的可编程模块中的一个或多个可编程模块替换。此外，这些模块可用于形成“软处理器”，因为可编程电路的各种模块可被使用来形成可执行程序代码的处理器，如proc110的情况。
用语“可编程电路”可以指ic内的可编程电路元件，例如，本文所述的各种可编程或可配置电路模块或单元，以及根据加载到ic中的配置数据选择性地耦接各种电路模块、单元和/或元件的互连电路。例如，图1所示的在proc110的外部的、诸如clb103和bram103的部分可以被认为是ic的可编程电路。
在一些实施例中，在配置数据被加载到ic中之前，可编程电路的功能和连接性并没有建立。一组配置数据可被使用来编程诸如fpga那样的ic的可编程电路。在一些情况下，配置数据被称为“配置比特流”。通常，在没有首先将配置比特流加载到ic中的情况下，可编程电路不可操作或不起作用。配置比特流有效地在可编程电路内实现或实例化特定电路设计。电路设计指定例如可编程电路模块的功能方面以及在各种可编程电路模块之间的物理连接。
在某些实施例中，“硬连线的”或“硬化的”电路，即，不可编程的电路，作为ic的一部分进行制造。与可编程电路不同，硬连线的电路或电路模块并不是通过加载配置比特流在ic制造之后被实施。硬连线电路通常被认为具有专用电路模块和互连，例如，在没有首先将配置比特流加载到ic中的情况下其就是有效的，例如proc110。
在一些实例中，硬连线电路可以具有一个或多个操作模式，其可以根据寄存器设置或存储在ic内的一个或多个存储器元件中的值来设置或选择。例如，可以通过将配置比特流加载到ic中来设置操作模式。尽管具有这种能力，但硬连线电路不被认为是可编程电路，因为当被作为ic的一部分被制造时，硬连线电路就是可操作的并且具有特定功能。
图1旨在示出可用于实现包括可编程电路的ic的示例性架构，例如可编程结构。例如，在图1的顶部所包括的：一行中的逻辑模块的数量、行的相对宽度、行的数量和顺序、行中包括的逻辑模块的类型、逻辑模块的相对大小、以及互连/逻辑实施方式纯粹是示例性的。例如，在实际的ic中，clb出现的地方通常包括多于一个相邻的clb行，以便于用户逻辑的有效实现，但是相邻clb行的数量随ic的整体尺寸而变化。而且，图1的fpga示出了可以采用本文描述的互连电路的示例的可编程ic的一个示例。这里描述的互连电路可以被使用于其他类型的可编程ic中，例如复杂可编程逻辑器件(cpld)或具有用于选择性地耦合逻辑元件的可编程互连结构的任何类型的可编程ic。
应当指出，可以实现判决反馈均衡的ic不限于图1中描绘的示例性ic，并且，具有其他配置的ic或其他类型的ic也可以实现判决反馈均衡。
现在参照图2，图上示出了包括adc-ffe-dfe数据路径的通信系统200的示例。通信系统200包括模数转换器(adc)202，前馈均衡器(ffe)204和判决反馈均衡器(dfe)206。
应当指出，通信系统200可以采用各种信号调制和解调技术。这里描述的各种信号可以采用基于各种数据编码方案的单比特或多比特数据符号，例如脉冲幅度调制(例如，pam-4)。此外，信号幅度在本文中可以表示为-1到1，例如对于非归零(nrz)信令，当然，可以采用任何信号编码方案。
在一些实施例中，adc202可以接收模拟信号210，并提供输入模拟信号210的数字转换。adc202可以基于时钟和数据恢复(cdr)电路的定时和控制对输入模拟信号210进行采样和数字化，该时钟和数据恢复(cdr)电路是基于根据接收的输入模拟信号210的数据符号的时序的、接收的时钟信号。在一些实施例中，adc202包括并行化模块203，其可以基于adc输出时钟将数字化符号转换或并行化为并行格式。例如，并行化模块203的串并转换器可以转换串行接收的数字化符号，并在adc输出时钟的每个时钟周期中输出n个符号，其中n是正整数(例如，n＝32)。在一些实施例中，adc202可以包括n个模数转换器，其被布置成使得每个转换器可以对来自输入信号210的每第n个接收到的符号进行数字化，这可以在adc输出时钟的每个时钟周期提供n个并行符号。adc202的输出212可以包括n个并行信号，其中n个并行信号中的每一个可以在特定时钟周期期间提供n个并行符号adc[0:n-1]中的一个。
在一些实施例中，通过从adc202并行地提供符号，由通信系统202接收的输入信号210的符号速率(也称为波特率和/或调制率)可以减少n倍，以便有助于ffe204和dfe206对数字化符号的数字处理。换句话说，输出212的adc输出时钟周期可以是输入信号210的ui的n倍。例如，在输入信号210具有符号速率每秒32千兆符号(32gbaud)，和ui为31.25皮秒(ps)的情况下，adc输出时钟的时钟周期为n*ui(例如，32*31.25ps，其中n＝32)。
在一些实施例中，可选的ffe204在其输入处接收并行数据adc[0：n-1]，并使用系数(也称为抽头)c0，…，cl-1，对并行数据adc[0:n-1]中的n个符号执行前馈均衡，其中l是ffe抽头的数量。ffe204可以将输出214提供到dfe206的输入。输出214可以包括n个并行符号，其可被表示为f[0:n-1]，包括并行数据f[0]，f[1]，...，和f[n-1]。在一些实施例中，并行数据f[0:n-1]中的第i个符号对应于adc[0:n-1]的第i个符号。
在一些实施例中，dfe206在它的输入处接收f[0:n-1]，f[0:n-1]包括并行符号f[0]，f[1]，…，f[n-1]，并且dfe206使用系数h1，h2，…，hk，对并行数据f[0:n-1]中的n个符号执行判决反馈均衡，其中k是dfe抽头的数量。dfe206可以提供输出216，其可被表示为d[0:n-1]。
在一些实施例中，通信系统200还可以包括自适应块208。自适应块208可以被配置为调整ffe204和dfe206的系数。在一些示例中，自适应块208可以使用最小均方(lms)或任何其他合适的自适应算法自动调整供ffe204使用的系数c0，…，cl-1，和/或供dfe206使用的系数h1，h2，…，hk。在一些示例中，自适应块208可以用于手动调整ffe204和dfe206的系数。
现在参考图3，其示出了adc202的输出212的时序图。如上面参考图2所讨论的，adc输出时钟(也称为慢时钟周期)的时钟周期时间302(也称为慢时钟周期时间)可以被计算为n*ui，其中ui是接收的输入信号210的符号的单位间隔。在一个示例中，慢时钟周期时间等于32*31.25ps，即1000ps，其中信号210的符号速率是32gbaud，ui是31.25ps，并且n为32。如图3的例子所示，在每个adc时钟周期，输出212包括n个并行符号。例如，在adc时钟周期304，并行数据212包括n个并行符号，包括符号adc[0]’，adc[1]’，…，adc[n-1]’。在adc时钟周期306，并行数据212包括n个并行符号，包括符号adc[0]，adc[1]，…，adc[n-1]。在adc时钟周期308，并行数据212包括n个并行符号，包括符号adc[0]”，adc[1]”，…，adc[n-1]”。
现在参考图4，示出了dfe206的示例，其中dfe206是单抽头dfe并且dfe抽头数k是1。dfe206可以包括n个dfe模块，其中第i个dfe模块可以被称为dfe[i]，其中i是整数，并且0≤i≤n-1。如图4所示，n个dfe模块中的每一个可以包括接收ffe并行输出214的对应符号的输入418、接收先前检测到的数据的选择线输入420，以及提供检测数据输出422。例如，第i个dfe模块dfe[i]可以在其输入418处接收ffe并行输出214的f[i]，并且将其输出422提供为dfe输出216的d[i]。
如图4所示，在一些实施例中，对于其中0≤i≤n-2的每个dfe[i]，dfe[i]可以将其输出422d[i]发送到dfe[i+1]的选择线输入420。在一些示例中，dfe[i+1]的一个或多个选择元件(例如，一个或多个多路复用器)可以使用所接收的检测数据d[i]来选择dfe[i+1]的检测数据输出422(例如，从多条推测(speculation)路径中选择输出422)。选择元件可以在输出422(例如，d[i+1])和选择线输入420(例如，d[i])之间引起延迟，这可以被称为选择延迟。在一些示例中，由多路复用器引起的选择延迟可以被称为多路复用延迟。例如，多路复用延迟可以是大约28ps。如图4所示，在一些示例中，对于其中0≤i≤n-2的每个dfe[i]，dfe[i]的输出422可以直接发送到dfe[i+1]的检测数据输入420而不用使用数据存储元件(例如，触发器)来用于保持数据d[i]。
在一些实施例中，dfe模块的输出422可以被发送到另一个dfe模块以执行下一个时钟周期的符号的均衡。因此，数据存储元件可用于保持dfe模块的输出422。例如，在图4所示的示例中，在最后的dfe模块dfe[n-1]中，数据存储元件424(也称为ff424)被耦接以从dfe[n-1]的输出422接收d[n-1]。在一些实施例中，数据存储元件424是触发器(ff)。然后可以将触发器424的输出426发送到dfe[0]的选择线输入420。在一些实施例中，dfe[0]可以使用所接收的检测数据d[n-1]来为下一个时钟周期中的接收符号确定dfe[0]的检测数据输出422。这样，数据存储元件424可以用于存储检测数据d[n-1]并将检测数据d[n-1]与下一个时钟周期对齐。
如图4的示例中所示，通过并行提供包括n个符号的输入，可以放宽dfe206的时序要求。例如，与处理在一个ui内到达的符号相比，在一些示例中，dfe206可以不用对于每个符号使用一个数据存储元件，来将先前检测的符号与快速ui时钟(例如，具有ui的时钟周期时间)对准。相反，对于并行接收的所有n个符号，使用单个数据存储元件用于存储和将最后dfe模块dfe[n-1]的输出与慢时钟(例如，具有n*ui的时钟周期时间)对齐。
现在参照图5，图上示出了图4的dfe206的时序图的例子。在一些实施例中，为了允许dfe206以更高的频率运行，当dfe[0]进行数据判定以均衡来自下一个时钟周期的输入数据f[0]时，先前检测的数据(例如，ff输出426)需要稳定地设定在dfe[0]的选择线输入420处。因此，dfe206的时序要求可以按照如下提供：
(n+k-1)*选择延迟+ff延迟≤n*ui，
其中n是多个并行符号中的符号数，k是dfe抽头数，选择延迟是在dfe模块中进行数据判定而引起的延迟(例如，通过使用多路复用器从多个推测路径中选择)，以及ff延迟(也称为存储延迟)是由dfe[n-1]的数据存储元件(例如，ff424)引起的延迟。在图4的dfe206的示例中，在dfe抽头数k为1的情况下，dfe206的时序要求可以如下提供：
n*选择延迟+ff延迟≤n*ui。
如图5的示例中所示，在d[i]和d[i+1]之间存在选择延迟502，其中i是整数，并且0≤i≤n-2。数据输入214与d[i+1]之间的总的选择延迟504为n*选择延迟。
在一些实施例中，为了留下数据存储元件424所需的一些延迟的窗口，加到dfe的数据输入212在时钟512(也称为慢时钟512)的时钟上升沿510之后经一段数据延迟508(例如，大约50ps)到达。例如，ff424可能需要ff延迟506，其包括ff建立时间506a(例如，大约13ps)和ff时钟到q端(clock-to-q)延迟(clk2q)506b(例如，大约21ps)。ff建立时间506a可以是在时钟上升沿510之前d[n-1]被发送到ff424的最小时间量。ffclk2q506b可以是在时钟上升沿510之后ff424的输出426达到稳定所花费的时间。在一些实施例中，因为时钟上升沿510和数据输入212之间的数据延迟508可被用来完成ffclk2q506b，因此数据延迟508大于ffclk2q506b。在一些实施例中，ffe202和dfe204都使用同一个慢时钟512计时。在一些示例中，慢时钟512具有与adc输出时钟相同的时钟周期(例如，n*ui)。
现在参考图6，7和8，图上示出了dfe206的dfe模块的细节的示例。在一些实施例中，可以使用推测(也称为环路展开)来放宽dfe206的时序要求。在图示的例子中，符号是4电平脉冲幅度调制(pam-4)符号，每个符号可以具有四个不同值中的一个。为了补偿由前一个符号引起的isi，因为先前的pam-4符号可能具有四个不同值之一(归一化的信号电平为-3，-1，+1和+3)，每个dfe模块现在有四个推测路径604，其抽头权重分别为+3h1，+h1，-h1和-3h1。对于每个推测路径604，将相应的抽头权重(例如，通过使用加法器606)施加到输入数据418，并且将加法器606的输出提供给寄存器602。将寄存器602的输出发送到4:1多路复用器604的输入。一旦(例如，基于判决线输入420)确定了先前的符号，对应于正确的抽头权重补偿的输出422就可以通过使用4:1多路复用器(mux)604被选择。
在各种实施例中，在保持在本公开的范围内的同时，可以使用其他调制方案(例如，非归零(nrz)/pam-2)的信号。例如，对于pam-2信号，每个dfe模块可以具有两个推测路径(分别具有+h1和-h1的偏移)。2:1多路复用器(mux)可被使用来选择正确的补偿。
图6显示dfe[i]的一个示例图，其中i＝0。dfe[0]在输入418处接收f[0]，并且在选择线输入420处接收ff输出426。选择线输入420可以包括与接收到的f[0]的上一个时钟周期的f[n-1]相关联的d[n-1]。选择线输入420可用于确定与接收到的f[0]相关联的输出d[0]。输出d[0]被发送到dfe[1]的选择线输入420。
图7显示dfe[i]的一个示例图，其中1≤i≤n-2。dfe[i]在输入418处接收f[i]，并且在选择线输入420处从dfe[i-1]接收(例如，与接收的f[i]相同的时钟周期的f[i-1]相关联的)检测到的数据d[i-1]。dfe[i]可以使用选择线输入420来确定与接收的f[i]相关联的输出d[i]。输出d[i]被发送到dfe[i+1]的选择线输入420。
图8显示dfe[i]的一个示例图，其中i＝n-1。dfe[n-1]在输入418处接收f[n-1]，并且从dfe[n-2]接收(例如，与接收到的f[n-1]相同的时钟周期的f[n-2]相关联的)检测到的数据d[n-2]。选择线输入420可以由dfe[n-1]使用来确定与接收的f[n-1]相关联的输出d[n-1]。输出422被发送到ff424，并且ff424的输出426被发送到dfe[0]的选择线输入420。dfe[0]可以使用接收的dfe[n-1]来确定下一个时钟周期的输出d[0]。
在各种实施例中，可以使用各种dfe抽头数k。参照图9，10，11，12，13和14，其中显示了两抽头dfe206的示例。如图9的示例所示，当使用一个以上的dfe抽头时，对于dfe206的一个以上的dfe模块，可以使用数据存储元件来为下一个时钟周期存储和对齐输出422与慢时钟512。
参照图9，示出了dfe206的示例，其中dfe抽头数k是2。dfe206可以包括n个dfe模块，其中第i个dfe模块可以被称为dfe[i]，其中i是整数并且0<＝i<＝n-1。n个dfe模块中的每一个(例如，dfe[i])可以包括接收ffe并行输出214的对应符号(例如，f[i])的输入418、接收第一先前检测到的数据(例如，d[i-2])的选择线输入902、接收第二先前检测的数据(例如，d[i-1])的选择线输入420，以及提供包括dfe输出216的数据的输出422(例如，d[i])。
在图9的示例中，一些dfe模块可以接收上一个时钟周期的第一先前检测的数据和/或第二先前检测的数据，其中数据存储元件可以被用于存储和对齐这些先前检测的数据。例如，dfe[0]在其选择线输入902处从被耦接到dfe[n-2]的ff424接收第一先前检测的数据(例如，与上一个时钟周期的d[n-2]相关联的ff输出904)。dfe[0]还在其选择线输入420处从被耦接到dfe[n-1]的ff424接收第二先前检测的数据(例如，与上一个时钟周期的d[n-1]相关联的ff输出426)。再例如，dfe[1]在其选择线输入902处从耦接到dfe[n-1]的ff424接收第一先前检测到的数据(例如，与上一个时钟周期的d[n-1]相关联的ff输出426)。dfe[1]还在其选择线输入420处直接从dfe[0]接收第二先前检测的数据d[0]，而无需使用被耦接到dfe[0]的输出422的任何数据存储元件。
在图9的示例中，一些其他dfe模块直接从其他dfe模块的输出422接收第一先前检测的数据和第二先前检测的数据，而无需使用被耦接到输出422的任何数据存储元件。例如，每个其中2≤i≤n-1的dfe[i]，可以在其选择线输入902处从dfe[i-2]接收d[i-2]，并且在其选择线输入420处从dfe[i-1]接收d[i-1]。
在一些实施例中，基于在选择线输入902处接收的第一先前检测的数据，每个dfe模块可以执行第一选择以提供从多条推测路径中(例如，通过使用第一多路复用器)选择的中间结果。在选择线输入902与中间结果之间的第一选择延迟可能由第一判定(例如，通过第一多路复用器的多路复用延迟)引起。基于在选择线输入420处接收的第二先前检测数据，dfe[i]可以执行第二选择以提供从中间结果中(例如，通过使用第二多路复用器)选择的输出422。第二选择延迟(例如，在中间结果和输出422之间或在选择线输入420和输出422之间)可能是由第二判定(例如，通过第二多路复用器的多路复用延迟)引起。
现在参考图10，其示出了图9的dfe206的时序图的示例。如上面参考图5所讨论的那样，dfe206的时序要求如下提供：
(n+k-1)*选择延迟+ff延迟≤n*ui。
在图9的dfe206的示例中，在dfe抽头数k为2的情况下，dfe206的时序要求如下提供：
(n+1)*选择延迟+ff延迟≤n*ui。
如在图10的示例中所显示的，在数据输入与d[0]之间存在有延迟，包括第一选择延迟1002和第二选择延迟1004。例如，第一选择延迟1002可以是由使用第一先前检测到的数据进行第一选择的、dfe[0]的第一多路复用器引起的。再例如，第二选择延迟1004可以是由使用第二先前检测的数据进行第二选择的、dfe[0]的第二多路复用器引起的。应当指出，dfe[i]的第二选择延迟1004可以与dfe[i+1]的第一选择延迟1002重叠。因此，输入418与d[n-1]之间的总延迟可被计算为：
(n+1)*选择延迟。
在一些实施例中，尽管图9的dfe206包括两个数据存储元件(例如，ff424)，因为两个数据存储元件被用于将存储的数据与相同的慢时钟对齐，由两个数据存储元件引起的ff延迟506重叠。因此，在图9的dfe206中添加数据存储元件并不影响dfe206的时序要求。
现在参考图11，12，13，14和15，图上示出了dfe206的dfe模块的细节的示例，具体地，分别是dfe[0]，dfe[1]，dfe[i]，dfe[n-2]和dfe[n-1]。输入符号f[i]是pam-4符号，其基本上类似于上面参考图6，7和8讨论的pam-4符号。因为两个先前检测的pam-4符号中的每一个可以具有四个不同值(具有-3，-1，+1和+3的归一化信号电平)中的一个，所以每个dfe模块现在具有16条推测路径。16条推测路径分别具有+3h2+3h1，+3h2+h1，+3h2-h1，+3h2-3h1，+h2+3h1，+h2+h1，+h2-h1，+h2-3h1，-3h2+3h1，-3h2+h1，-3h2-h1，-3h2-3h1，-3h2+3h1，-3h2+h1，-3h2-h1和-3h2-3h1的抽头权重。对于每个推测路径，使用一个或多个加法器606将相应的抽头权重应用到输入数据f[i]。在应用相应的抽头权重之后，将输出提供给寄存器602以产生临时数据判定。寄存器602的16个输出被发送到16:4多路复用器1102的输入。在从选择线输入902接收到第一个先前检测的数据时，由16:4多路复用器1102使用选择线输入902选择中间结果。在一个示例中，第一先前检测的数据具有+3的归一化信号电平，并且16:4多路复用器1102提供包括具有+3h2+3h1，+3h2+h1，+3h2-h1和+3h2-3h1的抽头权重的四个临时数据判定的中间结果1102。中间结果1102被提供给4:1多路复用器604的输入，其中输出422是通过使用在选择线输入420处接收的第二先前检测数据被选择的。在一个示例中，第二先前检测的数据具有-1的归一化信号电平，并且4:1多路复用器604选择具有+3h2-h1的抽头权重的临时数据判定，以提供输出422。
在各种实施例中，可以使用其他调制方案(例如，非归零(nrz)/pam-2)的信号，而同时保持在本公开的范围内。例如，在一些实施例中，输入符号是pam-2符号，并且每个dfe模块可以具有四条推测路径(抽头权重分别为+h2+h1，+h2-h1，-h1+h1和-h2-h1)。两个2:1多路复用器可以被使用来选择输出422。
图11显示dfe[0]的示例图。dfe[0]在其选择线输入420处接收(与上一个时钟周期的d[n-1]相关联的)ff输出426，并将选择线输入420发送到4：1多路复用器604的输入。dfe[0]还在其选择线输入902处接收(与上一个时钟周期的d[n-2]相关联的)ff输出904，并将选择线输入902发送到它的16:4多路复用器1102的输入。dfe[0]可以将d[0]从其输出422发送到dfe[1]的选择线输入420和dfe[2]的选择线输入902。
图12显示了dfe[1]的示例图。dfe[1]在其选择线输入420处从dfe[0]接收d[0]，并将选择线输入420发送到4:1多路复用器604的输入。dfe[0]也在其选择线输入902处接收(与上一个时钟周期的d[n-1]相关联的)ff输出426，并将选择线输入902发送到它的16:4多路复用器1102的输入。dfe[1]可以将d[1]从其输出422发送到dfe[2]的选择线输入420和dfe[3]的选择线输入902。
图13显示了dfe[i]的示例图，其中i是整数，并且2≤i≤n-3。dfe[i]在其选择线输入420处从dfe[i-1]接收d[i-1]，并将选择线输入420发送到4:1多路复用器604的输入。dfe[i]还在其选择线输入902处从dfe[i-2]接收d[i-2]，并将选择线输入902发送到其16:4多路复用器1102的输入。dfe[i]可以将d[i]从其输出422发送到dfe[i+1]的选择线输入420和dfe[i+2]的选择线输入902。
图14显示了dfe[n-2]的示例图。dfe[n-2]在其选择线输入420处从dfe[n-3]接收d[n-3]，并将选择线输入420发送到4:1多路复用器604的输入。dfe[n-2]还在其选择线输入902处接收d[n-4]，并将选择线输入902发送到其16:4多路复用器1102的输入。dfe[n-2]可以将d[n-2]从其输出422发送到dfe[n-1]的选择线输入420。dfe[n-2]还可以将d[n-2]从其输出422发送到ff424的输入，该ff424向dfe[0]的选择线输入902提供输出904，用于下一个时钟周期。
图15显示了dfe[n-1]的示例图。dfe[n-1]在其选择线输入420处从dfe[n-2]接收d[n-2]，并将选择线输入420发送到4:1多路复用器604的输入。dfe[n-1]还在其选择线输入902处接收d[n-3]，并将选择线输入902发送到其16:4多路复用器1102的输入。dfe[n-1]可以将d[n-1]从输出422发送到ff424的输入，该ff424可以将其输出426发送到dfe[0]的选择线输入420和dfe[0]的选择线输入902，用于下一个时钟周期。
应当指出，上面参考图2-15讨论了的各种配置(例如，n，k)仅仅是示例性的，并不旨在限制于超出下面的所附权利要求中具体叙述的内容。本领域技术人员将理解，可以使用其他配置。例如，dfe抽头数k可以是除了一个和两个之外的数目，而同时仍然在本公开的范围内。
在一个示例中，可以提供一种装置。这样的装置可以包括：判决反馈均衡器，所述判决反馈均衡器被配置成接收基于第一时钟生成的并行信号，其中所述判决反馈均衡器包括：第一均衡模块，其被配置为：在所述第一时钟的第一时钟周期期间，接收由所述并行信号提供的第一组并行符号的第一符号；并且对所述第一符号执行判决反馈均衡以便提供第一判定到第二均衡模块；以及第二均衡模块，其被配置为：接收所述第一组并行符号的第二符号；以及在所述第一时钟周期期间，通过使用从所述第一均衡模块接收的所述第一判定，对第二符号执行判决反馈均衡，以提供第二判定。
在一些这样的装置中，判决反馈均衡器包括：第三均衡模块，其被配置为：接收所述第一组并行符号的第三符号；以及对所述第三符号执行判决反馈均衡，并且在所述第一时钟周期期间提供第三判定到存储元件；以及第一存储元件，其耦接到所述第三均衡模块，并且被配置为将从所述第三均衡模块接收的第三判定提供到所述第一均衡模块。
在一些这样的装置中，第一均衡模块可以被配置为：在所述时钟的第二时钟周期期间接收由所述并行信号提供的第二组并行符号的第四符号；以及通过使用从所述存储元件接收的第三判定，对所述第四符号执行判决反馈均衡，以便提供通过使用在所述第二时钟周期期间从所述第一存储元件接收的所述第三判定而确定的第四判定。
在一些这样的装置中，第一存储元件可以是触发器。
在一些这样的装置中，第一、第二、和第三均衡模块的每个均衡模块包括：选择线输入，其被配置为根据先前检测的符号接收判定；以及选择元件，其被耦接到多个推测路径，以通过使用所述选择线输入从所述推测路径中选择输出。
在一些这样的装置中，第一选择元件可以是多路复用器。
在一些这样的装置中，在由所述第一均衡模块提供的所述第一判定与由所述第二均衡模块提供的所述第二判定之间的延迟可以是由所述第二均衡模块的多路复用器引起的。
在一些这样的装置中，第一存储元件可以被配置为在触发所述触发器的所述时钟的下一个时钟边沿的至少提前触发器建立时间，接收来自所述第三均衡模块的第三判定，以及其中所述第一均衡模块可以被配置为在下一个时钟边沿的至少延后触发器的时钟到q端(clock-to-q)时间接收第四符号。
在一些这样的装置中，由并行信号提供的符号可以是pam-4符号。
在一些这样的装置中，所述并行信号可以是由模拟-数字转换器(adc)通过使用具有符号速率的输入信号而提供的，其中所述符号速率可以是n乘以所述第一时钟的时钟速率，以及其中n可以是由所述并行信号提供的并行符号的个数。
在另一个示例中，可以提供一种方法。这种方法可以包括：提供基于第一时钟生成的并行信号；在所述第一时钟的第一时钟周期期间，由第一均衡模块接收由所述并行信号提供的第一组并行符号的第一符号；由第一均衡模块对所述第一符号执行判决反馈均衡以便提供第一判定到第二均衡模块；由第二均衡模块接收所述第一组并行符号的第二符号；以及在所述第一时钟周期期间，由第二均衡模块使用从所述第一均衡模块接收的第一判定，对所述第二符号执行判决反馈均衡，以便提供第二判定。
一些这样的方法还可以包括：由第三均衡模块接收所述第一组并行符号的第三符号；由所述第三均衡模块对所述第三符号执行判决反馈均衡以及在所述第一时钟周期期间提供第三判定到存储元件；以及由所述第一存储元件将从所述第三均衡模块接收的所述第三判定提供到所述第一均衡模块。
一些这样的方法还可以包括：在所述时钟的第二时钟周期期间，由所述第一均衡模块接收由所述并行信号提供的第二组并行符号的第四符号；以及由所述第一均衡模块通过使用从所述存储元件接收的第三判定，对第四符号执行判决反馈均衡，以便提供通过使用在所述第二时钟周期期间从所述第一存储元件接收的第三判定而确定的第四判定。
在一些这样的方法中，第一存储元件可以是触发器。
一些这样的方法还可以包括：由第二均衡模块的选择元件通过使用由所述第二均衡模块接收的第一判定从多个推测路径中选择输出。
在一些这样的方法中，选择元件可以是多路复用器。
在一些这样的方法中，由第一均衡模块提供的第一判定和由第二均衡模块提供的第二判定之间的延迟可以是由第二均衡模块的复用器引起的。
一些这样的方法还可以包括：由第一存储元件在触发触发器的时钟的下一个时钟边沿的至少提前触发器的建立时间，从第三均衡模块接收第三判定；以及由第一均衡模块在所述下一个时钟边沿的至少延后触发器的时钟到q端时间接收第四符号。
在一些这样的方法中，由并行信号提供的符号可以是pam-4符号。
一些这样的方法还可以包括：向模数转换器(adc)提供具有符号速率的模拟输入信号；以及基于第一时钟通过使用adc将模拟输入信号转换为并行信号，其中符号速率可以是第一时钟的时钟速率的n倍，并且其中n可以是由并行信号提供的并行符号的数量。
在本公开的各种应用中可以存在各种优点。对于所有实施例并不需要特定的优点，并且不同的实施例可以提供不同的优点。一些实施例中的一个优点在于，通过向dfe的数据输入提供并行符号，而放宽了dfe的时序要求。例如，消除了对于在一个ui中完成符号的判决反馈均衡，以一次处理在一个ui内到达的符号的要求(例如，k*选择延迟+ff延迟<1ui)。通过处理并行到达的n个符号，dfe将一个或多个先前检测的数据与(例如，具有n*ui的时钟周期时间的)慢时钟对齐，这与一次处理在一个ui内到达的n个符号相比较，得到(n-1)ff延迟的节省。一些实施例中的另一个优点是通过处理并行到达的n个符号，在多抽头dfe中，dfe模块的选择延迟部分重叠，这与一次处理在一个ui内到达的n个符号相比，可以得到(n-1)*(k-1)*选择延迟的节省。
尽管已经示出和描述了具体的实施例，但是应当看到，所要求保护的发明并不旨在限制于优选实施例，并且对于本领域技术人员来说显而易见的是，可以在不背离所要求保护的发明的精神和范围的情况下进行各种改变和修改。因此，本说明书和附图应被视为说明性的而非限制性的。所要求保护的发明旨在涵盖替代，修改和等同物。