用于QAM符号的均值估计和方差估计的硬件虚拟化的制作方法

本申请要求于2016年12月28日提交的题为“hardwarevirtualizationformeanandvarianceestimationsofqamsymbols”的美国非临时专利申请序列号15/392,831的优先权，其又要求于2016年12月19日提交的yue等人的题为“hardwarevirtualizationformeanandvarianceestimationofqamsymbols”的美国临时专利申请序列号62/436,202的优先权，两件申请的全部内容均通过引用并入本文。

背景技术：

用于所谓的软干扰消除(softinterferencecancellation，sic)接收器中的数字信息检测的技术依赖于对数似然比信号(loglikelihoodratiosignals，llr's)的迭代反馈。给定表示那些比特序列的符号的已知星座，sic利用已经通过有噪信道接收的更可能比特序列的逐步改进的估计。在该技术中，确定星座符号的软符号均值和方差。然而，用于生成软符号均值和方差的电路往往大、复杂且性能慢。此外，对于具有多个用户连接的无线系统，电路必须在截止期限内完成具有不同星座阶数的多个数据流的符号估计。期望灵活且快速处理多个数据流的有效电路实现。

技术实现要素：

在一个实施方式中，提供了一种设备，该设备包括：通信装置例如发送器或接收器，其被配置成将多个输入信号转换成基带信号以用于数字处理；以及信号处理器，其被配置成根据至少一个基带信号生成对数似然比值流。信号处理器包括多个估计电路，多个估计电路被配置成基于包括基于对数似然比值的流的多个输入信号来产生正交幅度调制(quadratureamplitudemodulation，qam)的均值估计或二阶矩估计的表示。每个估计电路包括与在多个估计电路中使用以用于均值估计或二阶矩估计的eta值和xi值相关联的输入集和输出集。该设备包括耦合至多个估计电路的控制电路。控制电路被配置成在均值估计的顺序处理与并行处理或者顺序/并行处理的混合之间交替地切换多个估计电路。控制电路被配置成将每个估计电路的输出集提供给所述每个估计电路的输入集以用于顺序处理。控制电路被配置成将多个估计电路的子集的输出集提供给多个估计电路中的另一估计电路以用于并行处理。

在一个实施方式中，提供了一种设备，该设备包括：天线，其配置成接收多个输入信号；通信装置，其被配置成根据多个输入信号生成多个正交幅度调制(qam)符号；以及信号处理器。信号处理器包括第一电路，该第一电路被配置成基于与正交幅度调制(qam)符号相关联的输出xi值和输入eta值生成输出eta值。该设备包括第二电路，该第二电路被配置成生成qam符号的均值估计的表示。第二电路被配置成接收基于与相应均值估计的迭代次数相关联的计数器值的可变qam归一化因子。第一乘法器被配置成接收输出eta值并且针对每次迭代基于将输出eta值和可变qam归一化因子进行组合来生成均值估计。

在一个实施方式中，提供了一种设备，该设备包括：接口，其配置成接收多个输入信号；通信装置，其被配置成根据多个输入信号生成多个正交幅度调制(qam)符号；以及信号处理器。信号处理器包括第一电路，该第一电路被配置成通过将输出eta值和输出正交幅度调制(qam)相关标量值进行组合来生成输出。信号处理器包括第二电路，该第二电路被配置成生成qam符号的二阶矩估计的表示。第二电路被配置成接收基于与相应二阶矩估计的迭代次数相关联的计数器值的可变qam归一化因子。第二电路被配置成接收第一电路部件的输出并且针对每次迭代基于将可变qam归一化因子和第一电路的输出进行组合来生成二阶矩估计。

在一个实施方式中，提供了一种方法，该方法包括：接收一个或更多个输入信号；将一个或更多个输入信号转换成第一正交幅度调制(qam)信号和第二qam信号；生成与第一正交幅度调制(qam)信号相关联的对数似然比值的第一数据流和与第二qam信号相关联的llr值的第二数据流；以及从被配置成产生qam信号的均值估计或二阶矩估计的表示的估计电路池中为第一qam信号分配第一电路集并且为第二qam信号分配第二电路集。每个估计电路包括与用于均值估计或二阶矩估计的eta值和xi值相关联的输入集和输出集。该方法包括通过将每个电路的输出集提供给所述每个电路的输入集来将第一电路集配置成用于顺序处理、并行处理或者顺序处理与并行处理的组合。该方法包括通过将第二电路集中的电路的子集的输出集提供给第二电路集中的另一电路来将第二电路集配置成用于顺序处理、并行处理或者顺序处理与并行处理的组合。

提供本发明内容是为了以简化形式介绍将在下面的具体实施方式中进一步描述的一些构思。本发明内容不意在标识所要求保护的主题的关键特征或必要特征，也不意在用于帮助确定所要求保护的主题的范围。所要求保护的主题不限于解决背景技术中提到的任何或所有缺点的实现方式。

附图说明

图1a是收发器的示例的框图。

图1b是使用迭代sic接收器的多输入/多输出(multiple-input/multiple-output，mimo)通信系统的一个实施方式的示意图。

图1c是示出图1b的迭代sic接收器的更详细视图的示意图。

图1d是示出图1b和图1c的符号估计部分的更详细信息的示意图。

图2是使用格雷码映射的2^q-pam符号的示例的描绘。

图3是均值确定电路的示意图。

图4是用于方差估计的二阶矩确定电路的示意图。

图5是n-qam均值和方差估计电路的框图。

图6是描述使用多个n-qam均值和方差估计电路来处理不同qam阶数的数据流的示例的框图。

图7是描述使用多个n-qam均值和方差估计电路来处理不同qam阶数和不同块长度的数据流的示例的框图。

图8是描述使用多个n-qam均值和方差估计电路来处理单个数据流的示例的框图。

图9是示出在处理不同qam阶数的数据流时n-qam均值和方差估计电路内的电路使用的框图。

图10是一个实施方式中的包括虚拟化估计单元电路池的估计单元块的框图。

图11a是一个实施方式中的均值估计单元电路的示意图。

图11b是一个实施方式中的均值估计单元电路的示意图。

图11c是一个实施方式中的虚拟化均值估计单元电路的框图。

图11d是一个实施方式中的包括可配置自反馈路径的虚拟化均值估计单元电路的框图。

图12是一个实施方式中的描绘顺序处理的虚拟化均值估计单元电路的框图。

图13是一个实施方式中的描绘并行处理的多个虚拟化均值估计单元电路的框图。

图14a是一个示例中的描绘混合的并行/顺序处理的多个虚拟化均值估计单元电路的框图。

图14b是一个示例中的描绘混合的并行/顺序处理的多个虚拟化均值估计单元电路的框图。

图15a是一个实施方式中的二阶矩估计单元电路的示意图。

图15b是一个实施方式中的二阶矩估计单元电路的示意图。

图15c是一个实施方式中的虚拟化二阶矩估计单元电路的框图。

图16a是一个实施方式中的二阶矩估计单元电路的示意图。

图16b是一个实施方式中的二阶矩估计单元电路的示意图。

图16c是一个实施方式中的虚拟化二阶矩估计单元电路的框图。

图17是一个实施方式中的包括可配置自反馈路径的虚拟化二阶矩估计单元电路的框图。

图18是一个实施方式中的描绘顺序处理的虚拟化二阶矩估计单元电路的框图。

图19是一个实施方式中的描绘并行处理的多个虚拟化二阶矩估计单元电路的框图。

图20是描述使用虚拟化估计单元电路池来处理数据流的流程图。

图21是描述对多个数据流的顺序处理的虚拟化均值估计单元电路池的框图。

图22是描述对多个数据流的并行处理的虚拟化均值估计单元电路池的框图。

图23是一个实施方式中的描绘用于处理qam符号的系统的框图。

图24是计算系统的框图。

具体实施方式

提供了包括估计单元(estimationunit，eu)电路的接收器和发送器以及用于无线系统的相关处理技术。具有软干扰消除(sic)的迭代接收器可以为无线系统提供显著的性能增强。给定来自对接收器的输出或其他分支进行解码的对数似然比(log-likelihoodratio，llr)输入，sic的分量包括正交幅度调制(qam)符号的均值和方差。用于qam符号均值和方差计算的有效表达式与适应于不同阶数的qam格式的有效表达式和实现一起使用。提供用于方差估计的二阶矩估计，其具有降低的复杂度阶数与减少的电路。

根据一个实施方式，eu电路包括均值估计单元(meanestimationunit，meu)电路和/或二阶矩估计单元(secondmomentestimationunit，seu)电路。meu电路和seu电路适应于不同阶数的qam格式。每个电路包括接收和提供与均值或二阶矩计算相关联的诸如xi、eta和计数器值的值的多个输入和多个输出。每个电路包括用于接收llr值例如llr值λ或表示输入llr值的双曲线传递函数的值tanh(-λ/2)的另外的输入。每个电路被配置成接收可变qam归一化因子，使得电路可以适应于不同的qam阶数。基于与均值估计或方差估计的迭代次数相关联的计数器值来选择可变qam归一化因子。meu电路生成包括qam数据流的均值估计的表示的信号。seu电路生成包括qam数据流的二阶矩估计的表示的信号。

每个meu或seu电路可以被配置成用于顺序处理和/或并行处理。对于顺序处理，可以首先将诸如xi、eta和/或计数器值的输入初始化为初始值。然后将电路的输出作为输入提供给电路。对电路进行多次处理以获得qam均值或二阶矩的一维估计。

多个meu或seu电路可以连接成链以用于并行处理。可以首先将诸如xi、eta和/或计数器值的输入初始化，并且链中的电路的子集的输出被提供给链中的后继电路的输入。可以以预定间隔对链中的最后电路的输出进行采样，所述最后电路的输出包括包含均值估计或二阶矩估计的输出。

多个meu或seu电路可以连接成链并且被配置成用于顺序处理和并行处理二者即混合处理，以获得一个qam数据流的估计结果。在一个示例性实施方式中，可以首先将诸如xi、eta和/或计数器值的输入初始化，并且然后将电路的子集的输出作为输入提供给电路本身，以在将输出传递给后继电路的输入之前进行多次处理。在另一示例性实施方式中，可以首先将诸如xi、eta和/或计数器值的输入初始化，并且将链中的电路的子集的输出提供给链中的后继电路的输入。链中的一个电路的输出可以被配置为链中的在前电路之一的输入。

在一个实施方式中，提供包括多个meu电路的池和/或包括多个seu电路的池，其中，控制单元用于对用于qam符号的数据流的均值估计和方差估计的电路池进行配置和重新配置。控制单元可以访问具有不同特征例如不同块长度、qam阶数、优先级等的多个数据流。控制单元可以基于可变特征从meu或seu电路池中分配电路集以处理不同的数据流。控制单元可以基于qam阶数、块长度、优先级等来为每个集确定eu电路的数量。在为数据流分配eu电路集之后，控制单元将所述集配置成用于顺序处理或并行处理。对于顺序处理，控制单元将每个电路的输出连接至其输入。对于并行处理，将集中的电路的子集的输出提供给集中的后继电路的输入。

图1a是包括收发器50的通信装置的示例的框图，收发器50适于通过电信网络发送和/或接收信令。收发器50可以安装在包括例如基站或用户终端的主装置中。根据一个实施方式的收发器包括发送器或接收器。在另一实施方式中，收发器包括发送器和接收器。如所示出的，收发器50包括网络侧接口52、耦合器54、发送器56、接收器58、信号处理器60以及装置侧接口62。网络侧接口52可以包括适于通过无线电信网络或有线电信网络(例如天线)发送或接收信令的任何部件或部件的集合。耦合器54可以包括适于促进通过网络侧接口52进行双向通信的任何部件或部件的集合。发送器56可以包括适于将基带信号转换成适于通过网络侧接口52传输的调制载波信号的任何部件或部件的集合(例如，上变频器、功率放大器等)。接收器58可以包括适于将通过网络侧接口52接收到的载波信号转换成基带信号的任何部件或部件的集合(例如，下变频器、低噪声放大器等)。信号处理器60可以包括适于将基带信号转换成适于通过装置侧接口62传送的数据信号或者将适于通过装置侧接口62传送的数据信号转换成基带信号的任何部件或部件的集合。装置侧接口62可以包括适于在信号处理器510与主装置内的部件(例如，处理系统、局域网(localareanetwork，lan)端口等)之间传送数据信号的任何部件或部件的集合。

收发器50可以通过任何类型的通信介质来发送和接收信令。在一些实施方式中，收发器50通过无线介质发送和接收信令。例如，收发器50可以是适于根据无线电信协议例如蜂窝协议(例如长期演进(long-termevolution，lte)等)、无线局域网(wirelesslocalareanetwork，wlan)协议(例如wi-fi等)或任何其他类型的无线协议(例如，蓝牙、近场通信(nearfieldcommunication，nfc)等)进行通信的无线收发器。在这样的实施方式中，网络侧接口52包括一个或更多个天线/辐射元件。例如，网络侧接口52可以包括单个天线、多个独立天线或者多天线阵列，多天线阵列被配置成用于多层通信，例如单输入多输出(singleinputmultipleoutput，simo)、多输入单输出(multipleinputsingleoutput，miso)、多输入多输出(multipleinputmultipleoutput，mimo)等。在其他实施方式中，收发器50通过有线介质例如双绞线线缆、同轴线缆、光纤等来发送和接收信令。特定处理系统和/或收发器可以利用所示出的所有部件或仅部件的子集，并且集成度可以随装置而变化。

图1b是示出具有多端口发送器110(例如，多天线发送器)和多端口接收器120(例如，多天线接收器)的示例性mimo(多输入多输出)通信系统100的框图，其中发送器110通过易受噪声和/或符号间干扰影响的通信信道115耦合至接收器120。迭代sic接收器依赖于对数似然比信号(llr's)的迭代更新来检测根据符号的星座阵列获得的信息比特序列，其中，该检测确定已经通过具有一定信噪比(signaltonoiseratio，snr)的有噪信道传输的最可能的比特序列。

具有软干扰消除(sic)的迭代接收器可以为无线系统提供显著的性能增强。在长期演进(lte)蜂窝系统中的基站侧，具有sic的迭代接收器可以应用于lte上行链路单载波频分多址(single-carrierfrequencydivisionmultipleaccess，sc-fdma)、上行链路多用户mimo以及具有sic的上行链路协调多点(coordinatemultipoint，comp)接收(coordinatemultipointreceptionwithsic，compsic)。

对数似然比信号(llr's)提供两个模型结果之间的比较。因为对数似然比信号基于概率比(似然；例如，l1/l2)的对数，因此如果两个概率相同，则它们的比率的对数为零(log(1)＝0)。如果分子概率更大，这意味着比率大于1，则比率的对数为正。如果分母概率更大，这意味着比率小于1，则对数为负。因此，结果的符号给出了有关哪个模型更适合给定条件的指示，并且绝对值给出了一个模型优于另一模型的程度的指示。对于竞争模型是具有二进制比特0或1的模型的情况，llr是比特为零的概率与比特为1的概率的比率的对数。

各种技术可以用于在接收器侧重构输出比特流124a，输出比特流124a表示的符号基本与由发送器侧的输入比特流104a表示的输入符号匹配。更具体地，输入比特流104a通过前向纠错(forwarderrorcorrection，fec)编码器104，然后编码后的数据输出被应用于信号调制器107，其中，采用多个正交调制例如相位正交调制与幅度正交调制(qam)，其中，正交调制方案(由q轴和i轴表示)用于区分这样的符号的预定星座105内的离散符号。典型地，星座是方形星座，其中，沿着q轴的最大离散位置数(例如，dq1至dq4)与沿i轴的最大离散位置数(例如，di1至di4)匹配，并且星座的大小通常用整数n'例如n'＝4表示，n'表示沿着正交轴中的仅一个正交轴的最大离散位置数。与n'相比，本文使用的非斜体符号q是映射到n'-pam符号的比特数，从而n'＝2^q。在图1b的示意图中，编码数据比特(例如，b1',b2',…)到正交调制输出信号的变换由符号拾取器106表示，符号拾取器106将输入数字信号的格雷编码或其他编码转换成符号星座105内的相应离散位置。因为符号星座105内的离散位置在复空间中彼此间隔已知距离，并且与每个轴相关联的比特序列是已知的且由于方形qam而可以被解耦，因此可以对以下可能性进行数字建模：与q轴相关联的某些比特序列将和与i轴相关联的其他比特序列紧密关联(gohandinhand)。

调制信号x(108)然后被应用于多输出发送器110，多输出发送器110在一个实施方式中具有多个间隔开的射频天线111，从多个间隔开的射频天线111发射相应的多个扩频信号x1至xn以通过信道115进行传输并且由另外多个间隔开的天线121接收，其中，接收到的信号分别由相位/幅度矢量y1至yn表示。相应的mimo接收器120对接收到的信号进行解调并且将它们传递至fec解码器124。在一个实施方式中，解码器124可以是信号处理器60的一部分。解码器的第一输出表示重构数据流124a(例如，比特序列b1",b2",b3",…)。解码器的第二输出提供对数似然比信号(llr's)的反馈124b，该反馈124b在本文中也由希腊字母lambda(λ)表示。在一个实施方式中，在对重构数据流124a(例如，比特序列b1",b2",b3",…)的比特做出最终判定之前，使用多次迭代与反馈llr信号(例如，λ1，λ2，λ3，...)，以得到对重构二进制比特应该是什么(“0”或“1”)的更好估计。在图1b中，符号估计器126的示意图用于表示多次迭代如何迭代地确定符号的预定星座125内的更可能的离散输出判定。可以针对q轴和i轴来分别执行这样的确定，并且然后结果的组合确定最终的符号判定。

参照图1c，针对接收器侧并且更具体地针对接收器的符号估计部分示意性地示出了示例性实施方式101，该符号估计部分依赖于符号均值和方差统计数据的迭代确定。解调器122、解交织器123、软信道解码器、交织器129、符号估计支持电路135和/或估计支持电路138可以是信号处理器60的一部分。在所示部分中，通过信道115'将接收到的信号y1至yn提供给相应的天线阵列121'，其中，天线阵列121'耦合至相应的sicmimo解调器122。解调器耦合至llr解交织器123，llr解交织器123的输出信号被供应给软信道解码器124'。解码器124'具有第一输出124a'和第二输出124b'，其中，根据第一输出124a'产生检测到的比特序列，根据第二输出124b'产生更新后的llr信号。更新后的llr信号被反馈并通过交织器129并且被返回(130)到解调器122以用于在执行软符号估计时使用。解调器电路122包括软符号估计支持电路135。在支持电路135内，提供了用于执行重构输出均值的每符号估计和重构输出方差的每符号估计的电路138。

接下来参照图1d，示出了用于前述处理的图1c的估计支持电路138的更详细的实施方式102。估计支持电路包括按所示的顺序连接的软干扰消除模块122a、mmse滤波模块122b以及比特llr生成模块122c。反馈llr信号130'被供应给符号均值和方差估计电路138'。估计电路138'的输出分别作为信号135a被反馈给软干扰消除模块122a以及作为信号135b被反馈给mmse滤波模块122b。随着符号均值和方差估计电路138'的大小增加，例如在方形星座中的每接入点的最大离散数增加(例如，从q＝3至q＝4,5或更高)的情况下，电路大小和复杂度可能不利地增加。此外，在一些设计中，可能期望提供不同的q值。然而，因为数字信号乘法器例如316、326和336的被乘数的值随着q值的不同而变化，所以可能需要针对q的每个预期值提供不同的这样的电路集。虽然通常不是接收器的一部分，但是图1d示出了统计捕获单元139'的选项，统计捕获单元139'可操作地耦合至llr反馈线130'并且被配置成随着电路通过迭代更新循环来收集关于llr值的分布的统计数据。收集的统计数据可以用于确定何时出现各种llr值的范围。

作为示例而不是限制，出于说明的目的描述了信号模型。对于包括mt个发射天线和mr个接收天线的mimo系统，可以考虑具有最小均方误差(minimummeansquareerror，mmse)滤波的迭代sic接收器。在典型场景中，可以假设mr≥mt。发送的qam符号矢量可以表示为然后通过下式给出接收到的信号：

在式1中，是mr×mt的复信道矩阵，分量hi是从第i个发射天线到接收器天线阵列的信道矢量，并且n表示对于每个项具有单位方差的独立同分布(i.i.d.)零均值复高斯白噪声矢量。换句话说,n：cn(0,i)且i是mr×mr单位矩阵。可以认为，从所有发射天线发送的qam符号序列与一个信道码共同编码。也可以考虑其中信道增益矩阵h对于整个码块保持不变的块衰落模型。

给定先前迭代中的来自软信道解码器的编码比特的外赋对数似然比(llr)，可以计算qam符号xi的均值估计，其中，xi被表示为为了改善对第i个qam符号xi的检测，可以对qam符号xj，j≠i执行sic。然后结果信号由下式给出：

然后可以获得线性mmse滤波器，线性mmse滤波器由下式给出：

在式3中，表示矩阵埃尔米特(hermitian)，并且是sic之后的残留干扰的协方差。然后应用下式：

然后由下式给出mmse-sic滤波输出：

如果假设是高斯分布的，则可以获得被映射到qam符号xi的二进制标记比特的llr。然后可以将外赋信息发送到软信道解码器124'。然后，来自软解码器的输出外赋llr被反馈作为用于mmse-sic的下一次迭代的先前llr。最初，软估计是

从上文可以看出，为了残留干扰的估计，确定软qam估计和qam符号的方差此外，在获得软估计的情况下，确定使用qam符号的二阶矩e{|xj|²}估计的方差估计。

可以考虑n-qam星座集sqam＝{s1,…,sn}，其中每个符号从长度j的二进制序列b1,…,bj映射，其中，j＝log2n并且bi∈{0,1}。可以假设qam符号的i分量和q分量是整数值，即2z+1，z＝0,±1,….。可以针对单位平均功率使用比例因子对qam信号进行归一化，其中，en是qam输入的方差。假设等概率输入，给出式6：

给定被映射到qam符号xqam∈sqam的bi，i＝1,…,j的llrλi，xqam的软符号估计或均值估计可以被形成为：

在式7中，sn,i表示长度j的比特序列中的被映射到qam符号sn的第i个比特，并且可以看出，式(7)的总体复杂度为o(nlogn)。

对于具有i分量和q分量的正交映射的方形qam，qam符号估计可以被解耦成两个脉冲幅度调制(pulse-amplitudemodulation，pam)估计，其被给出如下：

在上式中，并且sn,j现在是被映射到pam符号sn的第i个比特。可以看出，上式中的pam估计需要qn′次乘法和n′-1次加法。因此，整体方形qam估计需要次乘法和次加法。然后，复杂度阶数是其低于先前描述的方法。

如上所述，在获得软符号估计之后，sic之后的残留干扰的方差的估计成为二阶矩估计。二阶矩估计的一般定义给出如下：

在上式中，并且另外，si和sq分别表示qam符号s的i值和q值。使用上述表达式的估计的复杂度为o(nlogn)。

与针对均值估计类似，可以考虑方形qam，方形qam可以被解耦成两个正交pam。假设n′-pam星座集spam＝{s1,…,sn′}，其中n′＝2^q，pam符号的二阶矩估计被给出为：

可以应用上式以分别获得式(9)中的和然后复杂度降低至

可以针对方形qam和非方形qam二者均获得用于有效的均值和方差估计的表达式。可以将方形qam视为示例。对于方形qam，软均值估计和方差(或者特别是二阶矩)估计可以被解耦成两个pam估计。还考虑基于二进制反射格雷码(binaryreflectgraycode，brgc)的映射，其是当前无线系统中采用的qam的常见格雷映射。

图2描绘了使用格雷码映射的2^q-pam符号的示例。软均值估计由下式给出：

在用单位平均功率进行归一化之前，针对pam符号2z+1得到上述结果。因此，针对i分量和q分量二者将比例因子应用于式(11)中的结果以进行qam归一化。基于式(11)的用于软均值估计的一些方法或过程可能不提供用于自适应qam调制的有效架构。

一个示例中的用于软均值估计的更有效的技术可以通过以下内容描述：

·初始设置η＝0，ξ＝1。

·对于i＝1…,q，将ξ和η循序地更新为：

·使用η的最新更新来获得pam软估计

在该方法中，η的计算和更新不包括调制相关参数2^q-i。这使得用于一次迭代的电路实现能够重复用于不同的调制和/或可以使该实现对于更高阶qam调制可扩展。在图3中示出了根据上述方法的qam均值估计的示例性实现，其中，最后应用用于n-qam的比例因子以进行归一化。从图3可以看出，对于对应于方形qam的i分量或q分量的pam符号的均值估计，一个电路实现可以被应用于任何格雷映射的pam或方形qam，而不需要任何参数变化。这对于无线通信系统而言可能是期望的，因为针对信道波动通常采用自适应调制来提高吞吐效率。该实现能够扩展至任何更高阶qam格式，这在新的更高阶pam或qam调制被引入到系统规范时有助于针对专用集成电路(application-specificintegratedcircuit，asic)的实现过程和验证过程。

参照图3，所示的实施方式400是流水线电路，该流水线电路针对符号的相应方形星座的最大尺寸相应地是相应正交方案的每一个i维、q维的q＝1、q＝2、q＝3和q＝4的各个情况具有多个抽头输出qpsk_out、(4x4)qam_out、(8x8)qam_out和(16x16)qam_out。在一个实施方式中，在信号处理器60内实现流水线电路。可以在收发器电路内的其他地方专有地或部分地实现流水线电路。尽管未示出，但是系列可以继续以覆盖q＝5、q＝6等的情况。除了特定于q的归一化因子之外，电路400利用这样的重复设计，该重复设计产生tanh()输出的乘积和基于左移eta's(η's)的和。η的每次更新是前一步骤的左移η(对应于上述处理中的2η因子)与在当前步骤中获得的tanh()结果的乘积相加的总和。

在图3中，上述处理的每个相继步骤可以针对相应的q来限定相应水平行，其中，对于q1和步骤1的情况，可以通过将相应比特llr's(λ1's)应用于第一tanh(x)生成电路块412来生成相应xi值(ξ's)，第一tanh(x)生成电路块412被编程或另外被配置成针对各个输入信号产生相应tanh(-λ/2)信号。tanh()函数具有1.0≥tanh(x)≥-1.0的范围(并且实际上比输入是llr值时的范围窄，使得其可以用lut和/或通过包括分段近似设计的其他设计来实现)，并且因此第一电路块412的输出信号表示在该范围内的浮点或定点数字值，其中，通过考虑设计目标和相应单片集成电路(未示出)上的可用电路空间来确定精度和准确度。针对q1和步骤1的情况的eta值(η's)仅为相应xi值(ξ's)的1倍，并且因此简单的导线将这些值提供给归一化通用乘法器418，归一化通用乘法器418接收带负号的aqpsk信号作为另一被乘数输入并产生相应qpsk_out信号，以在使用脉冲幅度调制时可选地使用。

对于q2和步骤2的情况，可以通过将相应比特llr's(λ2's)应用于第二tanh()生成电路块422来生成相应xi值(ξ's)，第二tanh()生成电路块422被配置成针对各个输入信号产生相应tanh(-λ/2)信号，其中，tanh(-λ/2)信号作为第一被乘数被应用于通用第二数字乘法器425，而步骤1的xi值(ξ's)作为第二被乘数被应用于同一通用数字乘法器425。第二数字乘法器425的输出被供应给第一数字加法器427。第一数字加法器427的第二输入接收步骤1的eta值(η's)的左移(一位)且补零(zeropadded)版本，以从而形成针对q2和步骤2的情况的eta值(η's)。尽管在426处示出了乘2(multiplyby2)符号，但是应该理解，该功能可以使用最小化电路来执行，该最小化电路简单地将其接收的比特移位一个比特位置并在其输出的最低有效位位置(leastsignificantbit，lsb)处插入补零比特。通用归一化乘法器428接收针对q2和步骤2的情况的eta值(η's)作为第一被乘数输入并且接收带负号的a16qam信号作为另一被乘数输入，并且产生相应的16qam_out信号以在使用4x4正交幅度调制时可选地使用。

在步骤1的eta值(η's)(例如，通过移位电路426)乘以2并且之后被供应到由加法器电路427执行的加法中的情况下，该x2加数的重要性对加法结果而言变得相对更重要，并且相反，链中的下一加数(例如，从乘法器425获得的加数)的重要性对加法结果而言变得相对不太重要。此外，乘法器425、435、445等的乘积是与全部均小于1的值相乘的乘积，使得随着乘法链继续，乘积的绝对值保持缩小。

类似地，对于q3和步骤3情况，可以通过将相应比特llr's(λ3's)应用于第三tanh()生成电路块432来生成相应xi值(ξ's)，第三tanh()生成电路块432被配置成针对各个输入信号产生相应tanh(-λ/2)信号，其中，tanh(-λ/2)信号作为第一被乘数被应用于通用第三数字乘法器435，而步骤2的xi值(ξ's)作为第二被乘数被应用于同一数字乘法器435。第二数字乘法器435的输出被供应给第二数字加法器437。第二数字加法器437的第二输入接收步骤2的eta值(η's)的左移(一位)且补零版本，以从而形成针对q3和步骤3的情况的eta值(η's)。再次，尽管在436处示出了乘2符号，但是应该理解，该功能可以使用最小化电路来执行，该最小化电路简单地将其接收的比特向左移位一个比特位置并在其输出的最低有效位位置(lsb)处插入补零比特。通用归一化乘法器438接收针对q3和步骤3的情况的eta值(η's)作为第一被乘数输入并且接收带负号的a64qam信号作为另一被乘数输入，并且产生相应的64qam_out信号以在使用8x8正交幅度调制时可选地使用。

此外，并且再一次在重复电路结构形式中，对于q4和步骤4的情况，可以通过将相应比特llr's(λ4's)应用于第三tanh()生成电路块442来生成相应xi值(ξ's)，第三tanh()生成电路块442被配置成针对各个输入信号产生相应tanh(-λ/2)信号，其中，tanh(-λ/2)信号作为第一被乘数被应用于通用第四数字乘法器445，而步骤3的已经产生的xi值(ξ's)作为第二被乘数被应用于同一通用数字乘法器445。第三数字乘法器445的输出被供应给第三数字加法器447。第三数字加法器447的第二输入接收步骤3的已经产生的eta值(η's)的左移(一位)且补零版本，以从而形成针对q4和步骤4的情况的eta值(η's)。再次，尽管在446处示出了乘2符号，但是应该理解，该功能可以使用最小化电路来执行，该最小化电路简单地将其接收的比特向左移位一个比特位置并在其输出的最低有效位位置(lsb)处插入补零比特。通用归一化乘法器448接收针对q4和步骤4的情况的eta值(η's)作为第一被乘数输入并且接收带负号的a256qam信号作为另一被乘数输入，并且产生相应的256qam_out信号以在使用16x16正交幅度调制时可选地使用。

如上面针对方差估计所描述的，可以执行针对pam符号的二阶矩估计的计算。在给定llrλi，i＝1,…,q的情况下，可以提供有效的表达式，使用格雷映射的2^q-pam符号的二阶矩估计可以被计算为：

在式12中，cq是依赖于q的常数并且可以通过下式迭代地获得：

cq＝4cq-1+1，q＝1，…，，q，其中c0＝0式13

式12中的估计在归一化之前。在估计之后，然后可以将归一化因子应用于n-qam调制。

基于式12的各种算法可以用于获得二阶矩估计，这产生约为o((logn)²)的复杂度。为了将计算复杂度降低至阶数o(logn)，可以使用通过以下操作描述的技术：

·通过lut获得初始设置η＝0，

·对于i＝3,…,q(fori＝3,…,q)，

-将ζ更新为：

-通过以下操作更新η：

·使用η的最新更新来获得

从上面的方法可以看出，仅使用了一个for循环，而不是如在一些可能的实现方式中的两个。引入的额外复杂度是在每次迭代中更新ζ时的加法+1。说明了可扩展性。通过使用输入λq+1更新ζ和η的另一迭代，可以获得根据2^q-pam的结果的2^q+1-pam的矩估计。

在图4中描绘了基于上述技术的一个可能实现。在图4中，示出了电路600，电路600用于针对(4x4)qam、(8x8)qam和(16x16)qam的情况来产生表示用于最终估计方差的所估计的二阶矩的输出信号。对于相应llr信号，示出的tanh(x)函数生成单元612、622、632可以与均值估计电路中使用的tanh(x)函数生成单元相同。对于q＝5、q＝6等的下一相继情况，可以进一步重复示出的重复电路结构，例如虚线框623中的重复电路结构以及例如虚线框626中的重复电路结构。可以仅在流水线寄存器例如示出的regp"和regs"中捕获产生的用于方差估计的zeta's更新和产生的也用于方差估计的eta's的更新。诸如627、637和647的加法器针对各个q值来提供特定的cq常数。

可以提供通用n-qam估计电路，其包括用于处理n-qam符号的电路。提供用于估计的公共估计电路，从而提高了所接收的数据流的吞吐量，并且在针对具有不同调制格式的多个llr数据流或具有改进的并行性的单个流实现并行处理时，还简化了逻辑。

基于可扩展架构方法，可以如图5所示地形成用于任何n-qam格式的通用n-qam均值和方差估计电路。该方法允许均值和方差功能被虚拟化。控制单元(未示出)提供llr输入和qam格式，并且通用估计电路对估计输出进行计算和采样。在一个实施方式中，可以在信号处理器60内实现图5的估计电路。估计电路可以专有地或部分地在收发器电路内的其他地方实现。

如图5中所示，来自数据流的llr输入被提供给n-qam均值估计电路和n-qam二阶矩估计电路二者。均值估计电路的输出被提供为n-qam估计电路的输出。该输出还被提供给指数电路502，指数电路502基于将均值估计的值提高指数因子2来生成输出。

二阶矩估计电路的输出被作为输入提供给加法器504。加法器还接收指数电路的负(乘以-1)输出。两个输出通过加法器进行组合，并且被提供为n-qam估计电路的表示方差估计的第二输出。

图6示出了使用能够针对所有潜在qam格式生成均值估计和方差估计的通用估计电路的简化示例。在图6中，示出了提供四个通用估计电路的示例。控制单元可以简单地向可用通用估计电路中的任何一个提供数据流，而不是利用复杂的路由。数据流被提供有其qam格式的指示，其qam格式被估计电路利用以用于其输出控制。

图6中示出了接收两个数据流的示例。第一数据流是64-qam格式，并且第二数据流是4-qam格式。对于利用4-qam格式的第二数据流，分配两个估计电路500-6和500-8，并且对于64-qam格式的第一数据流，分配两个估计电路500-2和500-4。控制单元将第一数据流连同64-qam格式的指示符一起提供给相应的估计电路，并且将第二数据流连同4-qam格式的指示符一起提供给相应的估计电路。

在许多情况下，数据流将利用不同的块长度。为了在数据流利用不同的块长度的情况下针对每个数据流实现相同的处理延迟，控制单元可以为不同的数据流分配不同数量的估计电路。图7描绘了第一数据流具有第一块长度并且第二数据流具有与第一块长度不同的第二块长度的示例。在特定示例中，4-qam数据流的第二块长度是64-qam数据流的第一块长度的大小的三倍。控制单元为第二数据流分配三个估计电路500-4、500-6、500-8，并且为第一数据流分配一个估计电路500-2。这种灵活性使得能够针对不同块长度的数据流实现一致的处理延迟。在考虑并行处理时，该分配还可以基于或考虑其他单元例如检测单元、解码器核的处理延迟。

在图8中进一步示出了通用n-qam估计电路架构的灵活性。在图8中，接收单个64-qam数据流。控制单元将所有可用的n-qam估计电路500-2、500-4、500-6和500-8分配给单个数据流。因此，数据流被划分并且由四个估计电路并行地处理。

注意，不必在相同的时间频率资源上协同调度用估计电路一起处理的多个数据流。只要多个数据流在相同的时隙中调度，基站就可以用相同的延迟约束来完成处理多个数据流。因此，可以以最大并行性利用通用n-qam估计电路。这可以通过所公开的方法和架构以更简单的逻辑、更大的灵活性和更少的电路来实现。

图9是描绘被配置成用于处理两个输入数据流的两个通用n-qam估计电路的示例的示意框图。在该示例中，第一输入数据流是64-qam信号，并且第二输入数据流是qpsk(4-qam)数据流。分配第一n-qam估计电路以处理第一数据流，并且分配第二n-qam估计电路以处理第二4-qam数据流。

在该示例中，每个n-qam估计电路包括均值估计电路以适应如图3中所示的最高qam阶数256-qam。利用256-qam能力，可以通过两个n-qam估计电路并行处理两个数据流。

图9还描绘了在处理64-qam数据流和4-qam数据流时对n-qam电路的利用。在处理64-qam阶数的第一数据流时，n-qam均值估计电路利用为处理输入数据流而设置的四个电路级中的三个。因此，在处理64-qam数据流时，不使用电路中的一个分支或级，特别是用于256-qam处理的分支。形成256-qam分支的电路保持空闲，这表示在处理某些阶数的数据流期间可用硬件的潜在低效使用。

在处理4-qam(qpsk)阶数的第二数据流时，n-qam估计电路利用为处理输入数据流而设置的四个电路级中的一个。因此，在处理4-qam数据流时，不使用电路中的三个分支或级，特别是用于16-qam、64-qam和256-qam处理的分支。形成16-qam、64-qam和256-qam分支的电路保持空闲，这表示在处理某些阶数的数据流期间可用硬件的又一潜在低效使用。

根据一个实施方式，提供被配置成用于qam符号的均值估计和/或二阶矩估计的估计单元(eu)电路。估计单元eu电路可以包括单元化均值估计(meu)电路和/或单元化二阶矩估计(seu)电路。meu电路和seu电路适应于不同的qam阶数或格式。每个电路被配置成接收可变qam归一化因子，使得电路可以处理不同qam阶数的数据流。基于与均值估计或方差估计的迭代次数相关联的计数器值来选择可变qam归一化因子。meu电路生成包括qam数据流的均值估计的表示的信号。seu电路生成包括qam数据流的二阶矩估计的表示的信号。

每个估计单元eu电路是能够被配置成用于处理多个阶数的qam数据流的可分解和单元化的电路。多个eu电路被提供有控制单元，该控制单元能够对eu电路进行配置和重新配置以用于顺序处理和/或并行处理。这使得能够单独地和/或与其他eu电路组合地对eu电路进行配置，以为必要qam阶数提供处理以及实现针对不同块长度和优先级的数据流的处理目标。

图10是包括虚拟化meu电路702和虚拟化seu电路712的池的虚拟化估计单元块550的一个实施方式的框图。在一个实施方式中，可以在信号处理器60内实现单元块550。在其他实施方式中，可以在收发器电路内的其他地方实现单元块550的一部分或全部。多个虚拟化均值估计单元(meu)电路在虚拟化meu电路池556中分组在一起。在一个实施方式中，如图11a至图11d中所示地配置每个meu电路。每个meu电路包括用于接收xi值、eta值和计数器值以及llr值流的多个输入。每个meu电路包括用于提供输出xi值、eta值和计数器值以及2^2q-qam的一维均值估计值的多个输出。在一个实施方式中，可以在meu电路之外实现计数器，从而输入和输出不包括计数器值。meu电路可以被配置成用于顺序处理和/或并行处理。

多个虚拟化二阶矩估计单元seu电路在虚拟化seu电路池中分组在一起。在一个实施方式中，如图14a至图14c或图15a至图15c中所示地配置每个seu电路。每个seu电路包括用于接收xi值、eta值和计数器值以及llr值流的多个输入。每个电路包括用于提供输出xi值、eta值和计数器值以及2^2q-qam的一维均值估计值的多个输出。如之前描述的，在一个实施方式中，可以在seu电路之外实现计数器，从而输入和输出不包括计数器值。在另一实施方式中，seu电路可以另外包括qam格式相关标量值cin。seu电路可以被配置成用于顺序处理和/或并行处理。

通过控制电路554对虚拟化meu电路池和虚拟化seu电路池进行配置，控制电路554操作所述池以处理输入数据流。控制单元根据输入数据流的qam处理的需要将llr输入连接至各个电路。控制单元针对特定的qam格式在适当的位置处并且以适当的速率对一个或更多个电路的输出进行采样。在一个实施方式中，可以获得包括每单位处理时间处理的估计的最大容量，并将其提供给外部任务调度器。然后，外部任务调度器以一定的数据速率发送由估计块适当地处理的一个或更多个数据流。控制单元可以包括微控制器、微处理器、数字信号处理器或被配置成控制所描述的eu电路的其他电路。

图11a是根据本公开内容的实施方式的eu电路的示意图，该eu电路包括用于生成表示qam处理的均值估计的信号的单元化均值估计单元电路(meu)。meu电路包括多个输入ξin、ηin和qin以及多个输出ξout、ηout和qout。

meu电路包括用于接收输入λllr值的数据流的输入和输出xout，该输出xout提供包括均值估计值x的表示的输出信号。输出是单维度(1d)通用qam输出。这可以与图3中所示的电路实现形成对比，在图3中所示的电路实现中，提供四个输入以接收llr值，并且提供四个输出以针对四个不同qam阶数生成均值估计。

meu电路包括用于接收输入xi值的输入ξin、用于接收输入eta值的输入ηin以及用于接收输入计数器值的输入qin。meu电路包括用于提供输出xi值的输出ξout、用于提供输出eta值的输出ηout以及用于提供输出计数器值的输出qout。meu电路实现以下函数以生成输出ξout、ηout、qout，包括生成均值估计输出

ξout＝ξin·tanh(-λ/2)，

ηout＝2ηin+ξout，

qout＝qin+1，

aqam(q)是针对n-qam(n＝2^2q)的由式14给出的qam归一化因子：

在一个实施方式中，aqam(q)的值可以预先存储在均值估计电路中。aqam(q)的值可以作为依赖于输入qin计数器值的多个qam归一化因子值存储在非易失性存储器或其他存储器715中。输入和输出实现计数器，该计数器接收输入qin计数器值并生成输出qout计数器值。通过包括qin和qout，meu电路提供供meu电路使用并且还用于对归一化因子aqam(q)的自动选择的计数器。可替选地，可以在meu电路之外实现计数器。在这样的情况下，可以在基于计数器值的外部选择之后，将输入aqam(q)代替qin作为输入提供给meu电路以在处理中使用。因此，meu电路可以接收来自meu电路的内部存储器的归一化因子或者接收作为被提供给meu电路的输入归一化因子值的归一化因子。

估计单元电路包括tanh()生成电路717，tanh()生成电路717具有被配置成接收输入λ的第一输入端子。tanh()生成电路被配置成针对输入λ值产生相应的输出tanh(-λ/2)信号。

估计单元电路包括xi电路部件714，xi电路部件714被配置成在第一输入处接收输入ξin值并且在第二输入处接收双曲正切函数电路的输出tanh(-λ/2)值。xi电路部件通过对输入ξin值和输出tanh(-λ/2)值进行组合来生成输出ξout值。在图11a的示例中，xi电路部件包括乘法器705，乘法器705具有接收输入ξin值的第一输入端子和接收双曲正切函数电路717的输出tanh(-λ/2)值的第二输入端子。提供乘法器705的输出ξout值作为估计单元电路的输出并且作为至eta电路部件的输入。

估计单元电路包括被配置成接收输入ηin值和输出ξout值的eta电路部件716。eta电路部件生成输出ηout值。在图11a的示例中，eta电路部件包括接收输入ηin值并且生成更新后的η值的乘法器707。乘法器707还接收乘以2的输入以生成输入eta值ηin的左移(一位)且补零版本。该功能可以使用将其接收的比特移位一个比特位置并在其输出的最低有效位位置(lsb)处插入补零比特的最小化电路来执行。

更新后的η值被提供给加法器709的输入。加法器709还接收输出ξout值。将更新后的η值和输出ξout值组合以生成输出ηout值。提供乘法器的输出ηout值作为估计单元电路的输出716并且作为至归一化电路部件的输入。

meu电路包括被配置成接收带负号的输入aqam(q)值和输出ηout值的归一化电路部件718。归一化电路部件生成输出均值估计xout值。在图11a的示例中，归一化电路部件包括乘法器711，乘法器711接收带负号的输入归一化因子值aqam(q)和输出eta值ηout并生成均值估计输出xout值。

meu电路包括被配置成接收输入计数器值qin并生成输出计数器值qout的计数器电路部件720。在图11a的示例中，计数器电路部件包括加法器713，加法器713接收输入计数器值qin和增量值(例如，1)并生成输出计数器qout值。

在一个实施方式中，meu电路不接收输入计数器值qin。替代地，meu电路接收由外部电路确定的归一化因子值aqam(q)。外部电路可以基于计数器值确定归一化因子并生成归一化因子值aqam(q)，归一化因子值aqam(q)然后被提供给meu电路。

图11a中的架构包括函数tanh(-λ/2)。由于均值估计和方差估计二者可能需要或者在其他地方可能需要tanh(-λ/2)函数，因此在一个实施方式中，可以从eu电路中取出tanh(-λ/2)函数。在这样的情况下，输入可以是tanh(-λ/2)的值而不是λ。在图11b中示出了单元电路的这样的替选实现。

可以将图11a或图11b中的meu电路放入到虚拟化meu电路中，其中，取决于所使用的架构，llr相关输入是λ或tanh(-λ/2)。图11c是描述图11a或图11b的单元化均值估计meu电路的虚拟化的框图。如框图所示，虚拟化meu电路接收包括ξin值、ηin值、qin值和λ值的输入信号。如果至meu电路的相关输入是tanh(-λ/2)，则虚拟化单元电路将具有接收tanh(-λ/2)而不是λ的输入。

meu电路生成包括ξout值、ηout值、qout值和x～out值的输出信号。由各种电路部件提供的功能是抽象的，并且可以一起被视为虚拟化电路。如先前描述的，各个meu电路可以被配置成用于顺序处理和/或并行处理以提供对具有不同qam阶数、块长度和/或优先级的输入数据流的处理。

图11d是描绘虚拟化meu电路的一个实施方式的又一抽象视图的框图。用于接收输入xi值、eta值和计数器值的输入ξin、ηin、qin集被共同示为输入，并且用于提供相应输出值的输出ξout、ηout和qiout集被共同示为单个输入。输出提供可配置自反馈路径。在一个实施方式中，控制电路554可以将单个meu电路的输出连接至其输入以提供顺序处理。在一个实施方式中，控制电路554可以替选地将来自一个meu电路的输出集提供到电路池中的后继meu电路以提供并行处理。meu电路包括用于接收λ值流或tanh(-λ/2)值的输入。meu电路包括提供包括均值估计输出的表示的信号的输出。

图12是虚拟化meu电路的一个实施方式的框图，描述了用于计算一维qam均值估计的顺序处理的示例。图12描绘了针对被示为t1,t2,…tq-1的每个单位处理时间来接收相应xi值、eta值和计数器值的输入ξin、ηin和qin。针对从t1,t2,t3…开始的每个单位处理时间，三个输出ξout、ηout、qout提供包括xi值、eta值和计数器值的相应表示的输出值。在该示例中，在时间t0,tq,t2q…处，ξin、ηin和qin的输入值被分别初始化为值1、0和1。将一个数据流的llr值作为λ输入顺序地发送，针对2^2q-qam给定为

对于三个输出ξout、ηout、qout，针对从t1、t2、t3开始的每个单位处理时间，meu电路生成包括xi值、eta值和计数器值的相应表示的输出信号。对于顺序处理，针对每个单位处理时间t1,t2,…tq-1在运行meu电路之后，三个输出ξout、ηout、qout被配置成被提供给三个输入ξin、ηin和qin。

meu电路生成包括均值估计的表示的输出信号以得到输出在对电路进行每q次处理之后，将估计输出采样为得到的一维均值估计。在meu电路迭代q次之后，在时间t0,tq,t2q,…处使用初始值对值ξin、ηin和qin进行重置。通过在时间t0,tq,t2q,…处对估计输出进行采样来获得均值估计值。

图13是多个虚拟化meu电路的一个实施方式的框图，描述了用于计算一维qam均值估计的并行处理的示例。对于2^2q-qam信号的一维均值估计，数量等于q的许多电路可以并联连接，其中，电路的子集的输出ξout、ηout、qout连接至链中的后继meu电路的输入ξin、ηin和qin。对于链中的最后一个电路，可以根据需要以适当的间隔对输出进行采样。

对于第一电路，输入ξin、ηin和qin被分别设置为初始值1、0和1。llr输入λ1,λ2,…,λq被路由到并联连接的电路中的相应电路。因为一个meu电路获取链中的在前meu电路的输出，所以存在meu电路等待在前meu电路进行处理的初始延迟。在q个处理时间单位后，可以通过对于链中的最后一个meu电路702-q在时间tq处对估计输出xout进行采样来获得均值估计。然而，因为每个meu电路可以立即获取在前meu电路的输出，所以可以在初始的q个处理时间单位之后的每个处理时间单位tq+1、tq+2处、在第q个meu电路处生成估计。因此，并行处理可以比利用一个meu电路的顺序处理快q倍。然而，如果在q个meu电路上进行顺序处理，则处理吞吐量将是相同的。

尽管示出了顺序处理和并行处理的离散示例，但是一个实施方式包括将meu电路池配置成用于顺序处理和并行处理的组合。数据流的一部分可以由一个或更多个meu电路顺序处理，并且数据流的另一部分可以由两个或更多个meu电路并行处理。

多个meu电路还可以被配置成用于混合的顺序处理和并行处理以处理一个数据流。图14a和图14b提供了具有顺序处理和并行处理的混合的混合处理的示例。图14a示出了包括两个均值估计单元电路的外部并行处理的一个示例性实施方式，其中，每个均值估计单元电路被配置成进行q/2个处理时间单位的内部顺序处理。如图14a中所示，可以首先初始化诸如xi值、eta值和/或计数器值的输入，并且然后在将电路的子集的输出传递到后继电路的输入以进行另一内部循环顺序处理之前，将电路的子集的输出作为输入提供给电路本身以作为内部循环顺序处理来处理多次。因此外部是并行处理。对于2^2q-qam，假设q是偶数，每个meu电路被顺序处理q/2次。通过在tq,t3q/2,t2q,…处对第二meu电路处的输出进行采样来获得均值估计值。

图14b示出了包括在被配置成进行内部并行处理的两个均值估计单元电路上进行的外部顺序处理的一个示例性实施方式。在图14b中，可以首先将诸如xi值、eta值和/或计数器值的输入初始化，并且链中的第一电路的输出被提供给链中的后继电路的输入，这形成了内部并行处理。链中的第二电路的输出可以被配置为链中第一电路的输入，从而形成了外部顺序处理。对于2^2q-qam，假设q是偶数，利用两个meu电路的内部并行处理每次处理两个llr输入。利用两个内部并行处理的外部q/2次顺序处理，通过在tq/2+1,tq+1,t3q/2+1,…处对第二meu电路处的输出进行采样来获得均值估计值。

图15a是根据本公开内容的实施方式的单元化估计电路的示意性框图，该单元化估计电路用于生成包括qam处理的二阶矩估计的表示的信号。二阶矩估计单元seu电路712包括多个输入ξin、ηin、cin和qin以及多个输出ξout、ηout、cout、qout。

seu电路包括用于接收llr值的数据流λ的输入以及用于提供输出信号的输出该输出信号包括二阶矩估计值的表示。输出是单维度(1d)通用qam输出。

seu电路包括另外的输入，该另外的输入包括：用于接收输入ξ值的输入ξin、用于接收输入η值的输入ηin、用于接收输入c值的输入cin以及用于接收输入q值的输入qin。seu电路包括：用于提供输出ξ值的输出ξout、用于提供输出η值的输出ηout、用于提供输出c值的输出cout以及用于提供输出q值的输出qout。seu电路实现以下函数以生成输出ξout、ηout、cout、qout，包括生成二阶矩估计输出

ζout＝(2ζin+1)·tanh(-λ/2)，

ηout＝4(ηin+ξout)，

cout＝4cin+1，

qout＝qin+1，

估计单元电路包括tanh()生成电路717，tanh()生成电路717具有被配置成接收输入λ值的第一输入端子。tanh()生成电路被配置成针对输入λ值产生相应的输出tanh(-λ/2)信号。

估计单元电路包括xi电路部件730，xi电路部件730被配置成在第一输入处接收输入ξin值并且在第二输入处接收双曲正切函数电路的输出tanh(-λ/2)值。xi电路部件包括接收输入ξin值并且生成更新后的ξ值的乘法器735。乘法器实现乘以2以生成输入ξin值的左移(一位)且补零版本。更新后的ξ值被提供给加法器733，加法器733生成增加的ξ值。通过乘法器731对增加的ξ值和双曲正切函数电路的输出tanh(-λ/2)进行组合以生成输出ξout值。乘法器705的输出ξout值被提供为估计单元电路的输出并且被提供为eta电路部件的输入。

估计单元电路包括被配置成接收输入ηin值和输出ξout值的eta电路部件732。eta电路部件生成输出ηout值。在图15a的示例中，eta电路部件包括接收输入ηin值并且生成更新后的η值的加法器739。更新后的η值被提供给乘法器737，乘法器737还接收乘以4的输入以生成更新后的η值的左移(两位)且补零版本。该乘法器生成输出ηout值。

在一个实施方式中，如图15a中所示，seu电路接收由外部电路确定的输入标量cin值。外部电路可以基于计数器值来确定标量值并生成输入标量cin值，输入标量cin值然后在标量部件734处被提供给seu电路。在该示例中，输入标量cin值被提供给乘法器745，乘法器745实现乘以4以生成输入标量cin值的左移(两位)且补零版本。更新后的标量值被提供给加法器743，加法器743通过加一来生成增加的标量c值。在这种情况下，加法器743的输出被提供为seu电路的输出cout。输出cout还被提供给加法器741，加法器741还接收输出ηout值。这两个值由加法器进行组合并被提供给乘法器747，乘法器747形成归一化电路部件736的一部分。

归一化电路部件736被配置成接收输入值和标量电路部件的加法器741的输出。归一化电路部件包括乘法器747，乘法器747接收输入并生成二阶矩估计输出值。

在一个实施方式中，的值可以预先存储在均值估计电路中。的值可以作为依赖于输入计数器值qin的多个qam归一化因子值存储在非易失性存储器或其他存储器749中。输入和输出实现计数器，该计数器接收输入计数器qin值并生成输出计数器qout值。可替选地，可以在估计单元电路之外实现计数器。在这样的情况下，可以在基于计数器值的外部选择之后，将输入代替qin作为输入提供给meu电路以在处理中使用。因此，meu电路可以接收来自meu电路的内部存储器的归一化因子或者接收作为被提供给meu电路的输入归一化因子值的归一化因子。

估计单元电路包括被配置成接收输入计数器值qin并生成输出计数器值qout的计数器电路部件738。在图15a的示例中，计数器电路部件包括加法器751，加法器751接收输入计数器值qin和增量值(例如，1)并生成输出计数器qout值。

图15a中的架构包括函数tanh(-λ/2)。由于均值估计和方差估计二者或者在其他地方可能需要tanh(-λ/2)函数，因此可以从单元电路中取出tanh(-λ/2)函数。然后输入将是tanh(-λ/2)的值而不是λ。在图15b中示出了单元电路的这样的替选实现。

图15c是描述图14a的方差估计单元电路的虚拟化的框图。如框图所示，虚拟化meu电路包括用于接收输入信号λ、ξin、ηin、cin和qin的五个输入750、752、754、756和758以及用于提供输出信号ξout、ηout、cout和qout的四个输出772、774、776和778。由各种电路部件提供的功能是抽象的，并且可以一起被视为虚拟化电路。如先前所描述的，各个seu电路可以被配置成用于顺序处理和/或并行处理以提供对具有不同qam阶数、块长度和/或优先级的输入数据流的处理。

可以将图15a或图15b中的seu电路放入到如图15c中所示的虚拟化seu电路中，其中取决于图15a或图15b中使用的架构，llr相关输入是λ或tanh(-λ/2)。如果至seu电路的相关输入是tanh(-λ/2)，则虚拟化单元电路将具有接收tanh(-λ/2)而不是λ的输入。

图16a描绘了seu电路通过seu电路内的电路确定输入标量值cq的一个实施方式。cq的值可以作为依赖于输入计数器值qin的多个格式相关标量值存储在非易失性存储器或其他存储器767中。

估计电路包括标量电路部件734，标量电路部件734被配置成接收输入计数器值qin并生成qam格式相关标量输入cq值。cq的值可以作为依赖于输入计数器值qin的多个格式相关标量值存储在非易失性存储器或其他存储器767中。标量电路部件包括接收输入cq值和输出ηout值的加法器741。加法器生成更新后的标量值c，更新后的标量值c被提供给归一化电路部件。

图15b示出了图16b的实施方式的变型，其中移除了tanh(-λ/2)函数电路717。如所示的，tanh(-λ/2)的值可以通过外部电路计算并被提供给seu电路。

图16c是描述图16a或图16b的方差估计单元电路的虚拟化的框图。如框图所示，虚拟化meu电路包括用于接收输入信号λ、ξin、ηin、qin的四个输入756、754、756和758以及用于提供输出信号ξout、ηout和qout的四个输出772、774、776和778。由各种电路部件提供的功能是抽象的，并且可以一起被视为虚拟化电路。如先前描述的，各个seu电路可以被配置成用于顺序处理和/或并行处理以提供对具有不同qam阶数、块长度和/或优先级的输入数据流的处理。

图17是描绘虚拟化seu电路的一个实施方式的又一抽象视图的框图。用于接收输入xi值、eta值和计数器值的输入ξin、ηin、qin集被共同示为输入，并且用于提供相应输出值的输出ξout、ηout和qout集被共同示为单个输入。输出提供可配置自反馈路径。在另一实施方式中，图16中的seu电路712可以包括输入cin和输出cout。在一个实施方式中，控制电路554可以通过将sc单元电路的输出连接至其输入来配置sc单元电路以提供顺序处理。在一个实施方式中，控制电路554可以替选地将输出集从池中的一个seu电路提供到后继seu电路以提供并行处理。seu电路包括用于接收λ值流或tanh(-λ/2)值的输入。seu电路包括用于提供包括二阶矩估计的表示的信号的输出

图18是虚拟化seu电路712的一个实施方式的框图，描述了用于计算一维qam二阶矩估计的顺序处理的示例。图16描绘了针对每个单位处理时间t0、t1、t2等接收相应xi值、eta值和计数器值的输入ξin、ηin和qin。针对从t1,t2,t3…开始的每个单位处理时间，三个输出ξout、ηout、qout生成包括xi值、eta值和计数器值的相应表示的输出信号。在该示例中，输入ξin、ηin和qin被分别初始化为值0、0和1。将一个数据流的llr值作为λ输入顺序地发送，针对2^2q-qam给定为

对于三个输出ξout、ηout、qout，针对从t1,t2,t3…开始的每个单位处理时间，seu电路生成包括xi值、eta值和计数器值的相应表示的输出信号。对于顺序处理，针对每个单位处理时间t1,t2,…tq-2在运行了seu电路之后，三个输出ξout、ηout、qout被配置成被提供给三个输入ξin、ηin和qin。

seu电路生成包括二阶矩估计的表示的输出信号以得到输出在对电路进行每q-1次处理之后，将估计输出采样为得到的一维二阶矩估计。在seu电路迭代q-1次之后，在时间t0,tq-1,t2(q-1),…处使用初始值对值ξin、ηin和qin进行重置。通过在时间t0,tq-1,t2(q-1),…处对估计输出进行采样来获得二阶矩估计值。

图19是多个虚拟化seu电路712-1,712-2…712-q的一个实施方式的框图，描述了用于计算一维2^2q-qam二阶矩估计的并行处理的示例。对于2^2q-qam信号的一维二阶矩估计，数量等于q的许多电路可以并联连接，其中，电路的子集的输出ξout、ηout、qout连接至链中的后继seu电路的输入ξin、ηin和qin。对于链中的最后一个电路712-q，可以在时间tq-1,tq,tq+1,tq+2…处对输出进行采样。

对于第一电路712-1，输入ξin、ηin和qin被分别设置为初始值0、0和1。llr输入λ1,λ2,…,λq被路由到并联连接的电路中的相应电路。因为一个seu电路获取链中的在前seu电路的输出，所以存在seu电路等待在前seu电路进行处理的初始延迟。在q-1个单位处理时间之后，可以通过在时间tq-1处对估计输出进行采样来获得二阶矩估计。然而，因为每个seu电路可以立即获取在前seu电路的输出，所以可以在单位处理时间tq-1、tq、tq+1处在第q-1个seu电路处生成估计。因此，并行处理可以比利用一个单元电路的顺序处理快。然而，如果例如使用q-1个单元电路执行顺序处理，则处理吞吐量将是相同的。

与使用meu电路进行处理类似，seu电路池可以被配置成用于混合的顺序处理和并行处理以处理一个数据流。

图20是描述使用可配置估计单元电路池处理多个数据流的流程图。在步骤802处，接收多个数据流。在一个实施方式中，可以在基站或用户终端例如移动装置处接收数据流。控制单元访问每个数据流和/或与数据流相关联的信息。

在步骤804处，控制单元识别每个数据流的qam阶数、块长度和/或优先级。可以根据数据流或与数据流一起传输的信息确定qam阶数。例如，控制单元可以确定数据流是否是例如4-qam、16-qam、64-qam信号，然而可以使用任何阶数的qam格式。可以根据数据流或与数据一起传输的信息确定块长度。不同的数据流可以包括优先级标识符，优先级标识符标识可以优先于其他数据流的数据流。

在步骤806处，控制单元为每个数据流分配估计单元eu电路集。eu电路集可以包括meu电路或seu电路的集合。用于每个数据流的电路集可以基于相应数据流的特征。例如，对于具有较高qam阶数的数据流，控制单元可以将较多数量的电路分配给集合。对于具有较大块长度的数据流，控制单元可以将较多数量的电路分配给集合。对于具有较高优先级的数据流，控制单元可以将较多数量的电路分配给集合。还可以考虑这些特征的组合。例如，对于与其他数据流相比具有较低qam阶数但具有较大块长度的数据流，控制单元可以将较多数量的电路分配给集合。

在步骤808处，控制单元将eu电路集配置成用于顺序处理、并行处理或者顺序处理和并行处理的组合。例如，控制单元可以将集中的各个eu电路的输出路由到它们的输入以用于顺序处理。控制单元可以将集中的eu电路的子集的输出路由到集中的后继eu电路的输入以用于并行处理。在步骤810处，控制单元将各个数据流路由到相应集的各个eu电路。

在步骤812处，控制单元使用eu电路集处理数据流。控制单元可以以在步骤808处建立的适当的间隔对集中的一个或更多个电路的输出进行采样。

图21和图22描绘了使用顺序处理和并行处理来处理多个流的示例。图21和图22是可以使用图20的过程来执行的处理的示例。图21是描绘虚拟化meu电路池702-1,…702-8的框图，描述了如先前所呈现的处理两个数据流的示例。尽管针对使用meu电路的均值估计示出了特定示例，但是应当理解，这些构思同样适用于如先前所描述的使用seu电路的二阶矩估计。第一数据流是llr’sxn的64-qam数据流。第二数据流是llr’sxn的4-qam数据流。仅出于说明目的呈现了这些数据流和qam格式(阶数)，所描述的原理同样延伸至其他qam格式和数据流。

在该示例中，假定池包括八个meu电路，然而池可以包括少于或多于8个mc电路。注意，仅示出了meu电路池，然而如先前描述的控制单元被提供以对电路进行配置以如所描述地进行适当处理。

在图21的示例中，控制单元将meu电路池配置成用于顺序处理。控制单元分配第一六个meu电路702-1,702-2,…702-6集以处理64-qam数据流，并且分配第二两个meu电路702-7、702-8集以处理4-qam或qpsk数据流。控制单元可以以这种方式分配八个meu电路以实现相同或相似的处理延迟并且使处理输出率最大化。

为了处理64-qam第一数据流，控制单元基于qam符号划分将第一数据流划分成六部分(x6n；x6n+1；x6n+2；x6n+3；x6n+4；x6n+5)。64-qam符号x6n的llr被分配给一个单元电路702-1，64-qam符号x6n+1的llr被分配给另一单元电路702-2，64-qam符号x6n+2的llr被分配给单元电路702-3，64-qam符号x6n+3的llr被分配给单元电路702-4，64-qam符号x6n+4的llr被分配给单元电路702-5，64-qam符号x6n+5的llr被分配给单元电路702-6。

对于64-qam，在i分量或q分量的llr输入λi——其中i＝1,…,3——的情况下，第一集合中的每个meu电路进行三次处理以生成qam的一维均值估计。因此，控制单元配置在每个电路处在t3,t6,…处对输出的采样。控制单元为六个电路集中的第一meu电路702-1设置可配置反馈路径以接收ξ、η和q的初始值。控制单元设置第一集合中的每个其他meu电路的可配置反馈路径以接收其自己的输出值ξ、η和q。

为了处理4-qam第二数据流，控制单元基于qam符号划分将第二数据流划分为两部分(x2n；和x2n+1)。4-qam符号x2n的llr被分配给一个电路702-7，并且4-qam符号x2n+1的llr被分配给另一电路702-8。

对于4-qam，在i分量或q分量的llr输入λi——其中i＝1——的情况下，第二集合中的每个meu电路进行一次处理以生成qam符号的一维均值估计。因此，控制单元配置在每个电路处在t3,t6,…处对输出的采样。控制单元为第一集合和第二集合的第一meu电路设置可配置反馈路径以接收ξ、η和q的初始值。

总之，在三个处理时间单位中，在该示例中的处理吞吐量包括六个一维64-qam估计和六个一维4-qam估计。因此，在每个单位处理时间内平均是两个一维64-qam估计和两个一维4-qam估计。对于图10中所示的先前方法，在每个单位处理时间内处理吞吐量是1个一维64-qam估计和1个一维4-qam估计。因此，使用虚拟化meu电路池的顺序方法使处理吞吐量加倍。对于顺序处理，在一个电路中处理数据，并且不需要电路之间的信息交换。输出采样率适应于不同的qam格式。

图22是描绘虚拟化meu电路池的框图，描述了先前呈现的两个数据流的并行处理的示例。在图22的示例中，控制单元将meu电路池配置成用于并行处理。控制单元分配第一六个meu电路集以处理64-qam数据流，并且分配第二两个meu电路集以处理4-qam或qpsk数据流。控制单元可以以这种方式分配八个meu电路以实现相同或相似的处理延迟并且使处理输出率最大化。

为了处理64-qam第一数据流，控制单元将第一meu电路集配置为各自具有三个meu电路的两个子集。第一子集包括电路702-1、702-2、702-3，并且第二子集包括电路702-4、702-5、702-6。每个三个meu电路链可以通过将一个电路的输出提供给另一电路的输入来处理64-qam符号的一个一维估计。在图22中，比特bi的llrλi被发送到相同电路。在比特b3的λ3的输入的情况下，在从时间t3开始的每个单位处理时间内，在两个子集的第三电路(702-3和702-6)处收集估计。

对于4-qam数据流，处理和估计输出收集与顺序处理方法中的处理和估计输出收集相同，因为控制单元只需要一个电路和该电路中的一个单位处理时间来生成一个估计输出。因此，利用并行处理，在每个单位处理时间处生成两个一维64-qam估计和两个一维4-qam估计，这与利用顺序处理方法的情况相同。利用并行处理，可以简化输出采样率。提供电路之间的相互连接，并且基于qam格式将输出采样切换到适当的电路。

以上示例使用qam符号的一维估计作为示例，因为处理方形qam的i分量和q分量是相同的。将处理延伸至使用虚拟化meu电路池的二阶矩估计v是简单易懂的。

图23是描绘根据一个实施方式的设备(例如，接收器)200或其他计算装置的框图。接收器200包括数据流接收器202、一个或更多个估计单元eu电路池206以及电路配置单元208。数据流接收器202是如所描述的数据流接收装置的一个示例。数据流接收器202被配置成接收数据流，所述数据流包括具有变化的qam阶数、块长度和/或优先级的多个数据流。在一个实施方式中，数据流接收器202可以包括控制电路554或者被形成为控制电路554的一部分。在一个示例中，数据流接收器202可以包括被配置成接收数据流的专用电路。数据流接收器202可以包括硬件、软件或者硬件与软件的组合。

eu电路池206是用于池化或聚集各个电路装置或电路的装置的一个示例。eu电路池206可以包括meu电路或seu电路或者两者的池。meu和/或seu电路池可以包括硬件、软件或者硬件与软件的组合。

池分配器204是如所描述的池分配装置的一个示例。池分配器204被配置成分配一个或更多个池206内的eu电路。池分配器204可以基于所接收到的数据流——包括其qam阶数、块长度和/或优先级——来分配电路。在一个实施方式中，池分配器204可以包括控制电路554或者被形成为控制电路554的一部分。在一个示例中，池分配器204可以包括被配置成分配电路的专用电路。池分配器204可以包括硬件、软件或者硬件与软件的组合。

电路配置单元208是如所描述的电路配置装置的一个示例。电路配置单元208对一个或更多个池206内的eu电路进行配置。电路配置单元208可以将电路配置成用于顺序处理和/或并行处理。在一个实施方式中，电路配置单元208可以包括控制电路554或者被形成为控制电路554的一部分。在一个实施方式中，电路配置单元208可以包括用于配置eu电路的专用电路。电路配置单元208可以包括硬件、软件或者硬件与软件的组合。

图24是可以用于实现本文描述的任何计算装置例如用户设备和基站的计算系统70的高级框图。图24的计算系统包括处理器80、存储器82、大容量存储装置84、外围装置86、输出装置88、输入装置90、便携式存储装置92和显示系统94。如本文描述的计算装置可以包括比描述的部件少的部件或附加的部件。例如，基站可以不包括外围装置86等。出于简单的目的，图24中所示的部件被描绘为经由单个总线96连接。然而，部件可以通过一个或更多个数据传输装置连接。在一个替选方案中，处理器80和存储器82可以经由本地微处理器总线连接，并且大容量存储装置84、外围装置86、便携式存储装置92和显示系统94可以经由一个或更多个输入/输出总线连接。

在一个实施方式中，系统包括用于接收一个或更多个输入信号的接收装置以及转换装置，该转换装置用于将一个或更多个输入信号转换成第一正交幅度调制(qam)信号和第二qam信号。该系统还包括llr生成装置，llr生成装置用于生成与第一正交幅度调制(qam)信号相关联的对数似然比(llr)值的第一数据流和与第二qam信号相关联的llr值的第二数据流。该系统还包括估计装置，该估计装置用于从估计电路池中为第一qam信号分配第一估计电路集并且为第二qam信号分配第二估计电路集，该估计电路池被配置成产生qam信号的均值估计或二阶矩估计的表示，每个估计电路包括与用于均值估计或二阶矩估计的eta值和xi值相关联的输入集和输出集。另外，配置装置用于通过将每个估计电路的输出集提供给所述每个估计电路的输入集来将第一估计电路集配置成用于顺序处理、并行处理或者顺序处理与并行处理的组合。在一个实施方式中，配置装置还包括用于通过将第二估计电路集中的估计电路的子集的输出集提供给第二估计电路集中的另一估计电路来将第二估计电路集配置成用于顺序处理、并行处理或者顺序处理与并行处理的组合的配置装置。

处理器80可以包括单个微处理器，或者可以包括用于将计算机系统配置为多处理器系统的多个微处理器。存储器82存储用于对处理器80进行编程以实现本文描述的技术的指令和数据。在一个实施方式中，存储器82可以包括动态随机存取存储器组、高速缓冲存储器、闪速存储器、其他非易失性存储器和/或其他存储元件。可以用磁盘驱动器或光盘驱动器实现的大容量存储装置84是用于存储数据和代码的非易失性存储装置。在一个实施方式中，大容量存储装置84存储对处理器80进行编程以实现本文描述的技术的系统软件。便携式存储装置92与便携式非易失性存储介质例如软盘、cd-rw、闪存卡/驱动器等一起操作以向图10的计算系统输入数据和代码以及从图10的计算系统输出数据和代码。在一个实施方式中，用于实现实施方式的系统软件被存储在这样的便携式介质上，并且经由便携式存储介质驱动器92输入到计算机系统。

外围装置86可以包括任何类型的计算机支持装置例如输入/输出接口，以向计算机系统增加附加功能。例如，外围装置86可以包括用于将计算机系统连接至一个或更多个网络、调制解调器、路由器、无线通信装置等的一个或更多个网络接口。输入装置90提供用户接口的一部分，并且可以包括键盘或指示装置(例如鼠标、跟踪球等)。为了显示文本和图形信息，计算系统将(可选地)具有可以包括视频卡和监视器的输出显示系统94。输出装置88可以包括扬声器、打印机、网络接口等。系统100还可以包括使得装置能够经由有线网络或无线网络与其他装置进行通信的通信连接98。通信连接的示例包括用于lan连接的网卡、无线网卡、调制解调器等。通信连接可以包括使用诸如dns、tcp/ip、udp/ip和http/https等的协议实现通信的硬件和/或软件。

在图24的计算系统中描绘的部件是通常在适于与本文中描述的技术一起使用的计算系统中发现的部件，并且意在表示本领域公知的这样的计算机部件的广泛类别。可以使用许多不同的总线配置、网络平台和操作系统。

可以使用硬件、软件或者硬件与软件两者的组合来实现本文描述的技术。所使用的软件被存储在上述一个或更多个处理器可读存储装置(例如，存储器82、大容量存储装置84或便携式存储装置92)上以对一个或更多个处理器进行编程以执行本文描述的功能。处理器可读存储装置可以包括计算机可读介质，例如易失性介质和非易失性介质、可移除介质和不可移除介质。作为示例而非限制，计算机可读介质可以包括计算机可读存储介质和通信介质。计算机可读存储介质是非暂态的，并且可以以用于存储诸如计算机可读指令、数据结构、程序模块或其他数据的信息的任何方法或技术来实现。计算机可读存储介质的示例包括ram、rom、eeprom、闪存或其他存储器技术、cd-rom、数字通用盘(dvd)或其他光盘存储装置、磁带盒、磁带、磁盘存储装置或其他磁存储装置或者可以用于存储期望信息并可以由计算机访问的任何其他介质。通信介质通常包含计算机可读指令、数据结构、程序模块或诸如载波或其他传输机制的调制数据信号中的其他数据，并且包括任何信息传递介质。术语“调制数据信号”意思是以对信号中的信息进行编码的方式来设置或改变其特性中的一个或更多个特性的信号。作为示例而非限制，通信介质包括有线介质例如有线网络或直接有线连接以及无线介质例如rf和其他无线介质。上面的任何介质的组合也包括在计算机可读介质的范围内。

在替选实施方式中，一些或全部软件可以由专用硬件代替，专用硬件包括定制集成电路、门阵列、fpga、pld和专用计算机。在一个实施方式中，实现一个或更多个实施方式的软件(存储在存储装置上)用于对一个或更多个处理器进行编程。一个或更多个处理器可以与一个或更多个计算机可读介质/存储装置、外围装置和/或通信接口进行通信。在替选实施方式中，一些或全部软件可以由专用硬件代替，专用硬件包括定制集成电路、门阵列、fpga、pld和专用计算机。

出于说明和描述的目的呈现了前面的详细描述。这并不意在穷举或将本文中要求保护的主题限制为所公开的确切形式。根据以上教导可以进行许多修改和变化。选择所描述的实施方式是为了最佳地说明所公开的技术的原理及其实际应用，从而使得本领域技术人员能够在各种实施方式中以及适合所设想的特定使用的各种修改中最佳地使用本技术。本发明的范围意在由所附权利要求书来限定。