用于在第一和第二信号之间进行插补的装置和方法与流程

示例涉及相位插补(interpolation)。具体地，示例涉及用于在第一和第二信号之间进行插补的装置和方法。

背景技术：

数字到时间转换器(digital-to-timeconverter，dtc)通常包括提供粗略相位调制的多模分频器(multi-modulusdivider，mmd)和提供精细调制的数字控制边缘插补器(dcei)。当前的dcei体系结构有若干个挑战。例如，dcei的电流消耗是代码相关的，从而在存在有限负载调控的情况下会出现动态误差(低压差ldo稳压器就是这种情况)。另外，当由mmd进行的粗略调制有变化时，动态误差出现。另外，在静态积分非线性(integralnon-linearity，inl)、功率耗散和相位噪声之间存在折衷。

因此，可能想要一种改进的相位插补体系结构。

附图说明

接下来将参考附图仅作为示例描述装置和/或方法的一些示例，在附图中：

图1图示了用于在第一和第二信号之间进行插补的装置的示例；

图2a图示了多个插补单元的配置的示例；

图2b图示了公共节点处的电流和电压的示例；

图3图示了用于在第一和第二信号之间进行插补的装置的另一示例；

图4图示了用于在第一和第二信号之间进行插补的装置的另外一示例；

图5图示了用于在第一和第二信号之间进行插补的装置的又一示例；

图6图示了图5中所示的装置的实现方式的示例；

图7图示了包括用于在第一和第二信号之间进行插补的装置的用户设备的示例；并且

图8图示了用于在第一和第二信号之间进行插补的方法的示例的流程图。

具体实施方式

现在将参考图示出一些示例的附图更充分地描述各种示例。在附图中，为了清晰起见可能夸大了线条、层和/或区域的粗细。

因此，虽然另外的示例能够有各种修改和替换形式，但其一些特定示例在附图中被示出并且随后将被详细描述。然而，此详细描述并不会将另外的示例限制到描述的特定形式。另外的示例可覆盖落在本公开的范围内的所有修改、等同和替换。相似的标号在对附图的描述中始终指代相似或类似的元素，它们当与彼此相比较时可被相同地或以修改的形式实现，同时提供相同或类似的功能。

要理解，当称一元素“连接”或“耦合”到另一元素时，这些元素可直接地或者经由一个或多个居间的元素连接或耦合。如果两个元素a和b被利用“或”来组合，则要理解是要公开所有可能组合，即仅a、仅b以及a和b。相同组合的替换措辞是“a和b中的至少一者”。这同样适用于多于2个元素的组合。

本文为了描述特定示例使用的术语并不意图限制另外的示例。每当使用诸如“一”和“该”之类的单数形式并且只使用单个元素既没有明确地也没有隐含地被定义为是强制性的时，另外的示例也可使用多个元素来实现相同的功能。类似地，当一功能随后被描述为利用多个元素来实现时，另外的示例可利用单个元素或处理实体来实现相同的功能。还要理解，术语“包括”和/或“包含”当被使用时指明了所记述的特征、整数、步骤、操作、过程、动作、元素和/或组件的存在，但并不排除一个或多个其他特征、整数、步骤、操作、过程、动作、元素、组件和/或其任何群组的存在或添加。

除非另有定义，否则所有术语(包括技术和科学术语)在本文中都是按其在示例所属的领域的普通含义来使用的。

在下文中，各种示例涉及在无线或移动通信系统中使用的设备(例如，蜂窝电话、基站)或设备的组件(例如，发送器、收发器)。移动通信系统例如可对应于以下之一：由第3代合作伙伴计划(3rdgenerationpartnershipproject，3gpp)标准化的移动通信系统，例如全球移动通信系统(globalsystemformobilecommunications，gsm)、gsm演进的增强数据速率(enhanceddataratesforgsmevolution，edge)、gsmedge无线电接入网络(gsmedgeradioaccessnetwork，geran)、高速分组接入(highspeedpacketaccess，hspa)、通用地面无线电接入网络(universalterrestrialradioaccessnetwork，utran)或演进型utran(evolvedutran，e-utran)、lte或lte高级版(lte-advanced，lte-a)，或者具有不同标准的移动通信系统，例如微波接入全球互通(worldwideinteroperabilityformicrowaveaccess，wimax)ieee802.16或无线局域网(wirelesslocalareanetwork，wlan)ieee802.11，概括而言基于时分多址接入(timedivisionmultipleaccess，tdma)、频分多址接入(frequencydivisionmultipleaccess，fdma)、正交频分多址接入(orthogonalfrequencydivisionmultipleaccess，ofdma)、码分多址接入(codedivisionmultipleaccess，cdma)的任何系统，等等。术语移动通信系统和移动通信网络可被同义地使用。

移动通信系统可包括可操作来与移动收发器传输无线电信号的多个发送点或基站收发器。在这些示例中，移动通信系统可包括移动收发器、中继站收发器和基站收发器。中继站收发器和基站收发器可由一个或多个中央单元和一个或多个远程单元组成。

移动收发器或移动设备可对应于智能电话、蜂窝电话、用户设备(userequipment，ue)、膝上型电脑、笔记本电脑、个人计算机、个人数字助理(personaldigitalassistant，pda)、通用串行总线(universalserialbus，usb)棒、平板计算机、汽车，等等。移动收发器或终端根据3gpp术语也可被称为ue或用户。基站收发器可位于网络或系统的固定或静止部分中。基站收发器可对应于远程无线电头端、发送点、接入点、宏小区、小小区、微小区、微微小区、毫微微小区、城市小区，等等。术语小小区可以指小于宏小区的任何小区，即微小区、微微小区、毫微微小区或城市小区。另外，毫微微小区被认为小于微微小区，微微小区被认为小于微小区。基站收发器可以是有线网络的无线接口，其允许向ue、移动收发器或中继收发器发送和接收无线电信号。这种无线电信号可遵从例如由3gpp标准化的无线电信号或者概括而言符合一个或多个上文列出的系统的无线电信号。从而，基站收发器可对应于nodeb、enodeb、bts、接入点，等等。中继站收发器可对应于基站收发器和移动站收发器之间的通信路径中的中间网络节点。中继站收发器可分别将从移动收发器接收到的信号转发到基站收发器，将从基站收发器接收到的信号转发到移动站收发器。

移动通信系统可以是蜂窝的。术语小区指的是由发送点、远程单元、远程头端、远程无线电头端、基站收发器、中继收发器或nodeb、enodeb分别提供的无线电服务的覆盖区域。术语小区和基站收发器可被同义地使用。在一些示例中，小区可对应于扇区。例如，扇区可利用扇区天线来实现，扇区天线提供用于覆盖基站收发器或远程单元周围的角状区段的特性。在一些示例中，基站收发器或远程单元例如可操作分别覆盖120°(在三个小区的情况下)、60°(在六个小区的情况下)的扇区的三个或六个小区。类似地，中继收发器可在其覆盖区域中建立一个或多个小区。移动收发器可向至少一个小区注册或与至少一个小区相关联，即，其可关联到小区，使得可利用专用的信道、链路或连接在关联的小区的覆盖区域中在网络和移动设备之间交换数据。移动收发器因此可直接或间接地向中继站或基站收发器注册或与其相关联，其中间接注册或关联可通过一个或多个中继收发器。

图1图示了用于在第一和第二信号之间进行插补的装置100。装置100包括多个插补单元120-1,120-2,…,120-n，它们耦合到装置100的公共节点130。另外，装置100包括控制电路110，该控制电路110被配置为基于控制字112向多个插补单元120-1,120-2,…,120-n的每一者提供相应选择信号111-1,111-2,…,111-n。

多个插补单元120-1,120-2,…,120-n中的至少一者被配置为：如果第一信号和第二信号都处于第一信号水平，则将公共节点130耦合到第一电势；如果第一信号和第二信号都处于第二信号水平，则将公共节点130耦合到不同于第一电势的第二电势；并且如果第一信号和第二信号处于不同信号水平，则将公共节点130与第一电势和第二电势的至少一者解除耦合。

此外，多个插补单元120-1,120-2,…,120-n中的至少一者被配置为基于由相应选择信号111-1,111-2,…,111-n指示的状态而切换以响应于第一信号和第二信号中领先的一者或滞后的一者从第一信号水平转变到第二信号水平而将公共节点130耦合到第二电势。

装置100可允许响应于第一信号和第二信号中领先的一者从第一信号水平转变到第二信号水平而选择性地激活多个插补单元120-1,120-2,…,120-n中的一个或多个。此外，装置100可允许响应于第一信号和第二信号中滞后的一者从第一信号水平转变到第二信号水平而选择性地激活多个插补单元120-1,120-2,…,120-n中的一个或多个。取决于响应于领先一者被激活的单元的数目与响应于滞后一者被激活的单元的数目，装置100的输出可更快速或更缓慢地变化。例如，可实现输出延迟随着代码(即控制字)的几乎线性的变化。此外，装置100可允许无竞争的操作，即，可避免装置100的具有不同导电性的导电路径都接通(并且短接第一和第二电势)的时间。另外，当没有插补发生时(即当第一和第二信号处于相同信号水平时)，装置100可使得能够将输出保持在限定的电势，而无需任何额外的电路。装置100因此可允许具有低动态误差、低inl、低功率耗散和低噪声的相位插补。

多个插补单元120-1,120-2,…,120-n可接收第一和第二信号。第一和第二信号例如可以是振荡信号。第一和第二信号可具有相同频率。第一和第二信号相对于彼此是相位偏移的。例如，第一和第二信号可具有从第一信号水平到第二信号水平的不同转变时间。信号的第一信号水平是与第一逻辑状态相关的水平，而信号的第二信号水平是与不同的第二逻辑状态相关的水平。也就是说，如果信号处于第一信号水平则其指示第一逻辑状态，而如果信号处于第二信号水平则信号指示第二逻辑状态。例如，第一信号水平可指示“1”或“高”并且第二信号水平可指示“0”或“低”，反之亦然。信号水平可例如是信号的电压。在一些示例中，从第一信号水平到第二信号水平的转变可以是下降信号边缘。在其他示例中，从第一信号水平到第二信号水平的转变可以是上升信号边缘。也就是说，第一信号水平可高于第二信号水平，或者第一信号水平可低于第二信号水平。

装置100还可包括被配置为基于振荡信号来生成第一信号和第二信号的分频器电路。振荡信号可由本地振荡器(localoscillator，lo)生成。例如，分频器电路可包括用于基于振荡信号来生成第一信号和第二信号的mmd。例如，lo可生成具有8ghz的频率的振荡信号，并且mmd可生成具有2ghz的频率的第一和第二信号，其中第一和第二信号可具有±tlo/2(例如，对于8ghz的lo是62.5ps)的延迟差，即45°相位偏移。第一和第二信号中的哪一者领先或滞后一般可根据所选择的调制或操作范围而随着时间变化。所提出的体系结构可允许以前馈方式利用关于第一和第二信号时间顺序的知识以便使插补线性化。

第一(电)电势可例如是vss和vcc中的一者，而第二(电)电势可以是vss和vcc中的另一者。基于第一和第二信号的信号水平，公共节点可经由多个插补单元120-1,120-2,…,120-n中的每一者被耦合到vss和vcc之一。例如，如果装置100的公共节点与负载电容器耦合，则该电容器可被更快速或更缓慢地充电。

这在图2a和2b中图示。图2a图示了包括128个插补单元的阵列200的示例。很明显可改为使用任何其他数目的插补单元。128个插补单元中的n个插补单元从控制电路接收指示第一状态的相应选择信号。例如，第一状态可指示相应插补单元切换到：响应于第一信号和第二信号中滞后的一者从第一信号水平转变到第二信号水平而将公共节点耦合到第二电势。128个插补单元中的128-n个插补单元(即剩余插补单元)从控制电路接收指示不同的第二状态的选择信号。例如，第二状态可指示相应插补单元切换到：响应于第一信号和第二信号中领先的一者从第一信号水平转变到第二信号水平而将公共节点耦合到第二电势。

此操作的效果在图2b中图示。图2b图示了第一信号和第二信号中的领先一者211和滞后一者212的时间过程、由128个插补单元提供到公共节点的总电流220的时间过程以及存在于公共节点处的电容(例如公共节点处的寄生布局电容或者耦合到公共节点的专用电容器；专用电容器可进一步增大线性度)的电压230的时间过程。

在第一时间段t1期间，第一信号和第二信号都高，即处于相同的第一信号水平。因此，128个插补单元在第一时间段t1期间将公共节点耦合到第一电势(例如vss或地)。然后，第一信号和第二信号中的领先一者211从高变到低(即从第一信号水平变到第二信号水平)。128-n个插补单元(接收指示第二状态的相应选择信号)切换为将公共节点耦合到第二电势(例如vcc)。结果，(128-n)*iunit(iunit表示单元电流)的总电流在第二时间段t2期间被提供到公共节点。当第一信号和第二信号中的滞后一者212也从高变到低(即从第一信号水平变到第二信号水平)时，第二时间段t2结束。在第二时间段t2期间，电容器被由128-n个插补单元提供到公共节点的电流充电，即电容器电压的增大速率与128-n成比例。在开始于第一信号和第二信号中的滞后一者212从高变到低时的第三时段t3期间，n个插补单元(接收指示第一状态的相应选择信号)也切换到将公共节点耦合到第二电势。结果，128*iunit的总电流在第三时间段t3期间被提供到公共节点。在第三时间段t3期间，电容器被由128个插补单元提供到公共节点的电流充电。

从以上描述明显而见，可基于响应于第一和第二信号中的领先一者而切换的插补单元的比例来控制电压的增大速率，反过来也可以。通过控制电压的增大速率，装置可在第一信号和第二信号之间插补。

公共节点例如可耦合到反相器。当公共节点处的电压，即反相器的输入电压，越过(预定的)阈值电压时，反相器的输出变化(即输出状态的变化发生)。通过控制公共节点处的电压，即反相器的输入电压，可控制阈值越过的时间。换言之，可基于响应于第一和第二信号的领先一者而切换的插补单元的比例来控制改变反相器输出的时间，反过来也可以。因此，可控制装置100的输出延迟。

注意，装置可无竞争地插补，因为在第二时间段t2期间，第一和第二电势中最大的一者被128个插补单元的每一者耦合到公共节点。inl以及动态误差可由于线性化的插补而被降低。因此，装置的电流消耗可更恒定。此外，可避免相应插补单元内的第一和第二电势之间的短路。

也就是说，如果选择信号指示第一状态，则图1中所示的多个插补单元120-1,120-2,…,120-n中的至少一者可被配置为切换到：响应于第一信号和第二信号中的滞后一者从第一信号水平转变到第二信号水平而将公共节点耦合到第二电势。或者，如果选择信号指示不同的第二状态，则多个插补单元120-1,120-2,…,120-n中的至少一者可被配置为切换到：响应于第一信号和第二信号中的领先一者从第一信号水平转变到第二信号水平而将公共节点耦合到第二电势。

装置100可插补上升信号边缘和下降信号边缘。因此，多个插补单元120-1,120-2,…,120-n中的至少一者还可被配置为基于由相应选择信号指示的状态而切换到：响应于第一信号和第二信号中的领先一者或滞后一者随后从第二信号水平转变到第一信号水平而将公共节点耦合到第一电势。

例如，如果选择信号指示第一状态，则多个插补单元120-1,120-2,…,120-n中的至少一者还可被配置为切换到：响应于第一信号和第二信号中的滞后一者从第二信号水平转变到第一信号水平而将公共节点130耦合到第一电势。或者，如果选择信号指示不同的第二状态，则多个插补单元120-1,120-2,…,120-n中的至少一者还可被配置为切换到：响应于第一信号和第二信号中的领先一者从第二信号水平转变到第一信号水平而将公共节点130耦合到第一电势。

在一些示例中，多个插补单元120-1,120-2,…,120-n中的至少一者可包括第一上拉/下拉路径，该第一上拉/下拉路径包括耦合在第一电势和第二电势之间的第一多个晶体管。第一上拉/下拉路径被配置为在选择信号指示第一状态的情况下将公共节点耦合到第一电势和第二电势之一。另外，多个插补单元120-1,120-2,…,120-n中的至少一者可包括第二上拉/下拉路径，该第二上拉/下拉路径包括耦合在第一电势和第二电势之间的第二多个晶体管。第二上拉/下拉路径被配置为在选择信号指示不同的第二状态的情况下将公共节点耦合到第一电势和第二电势之一。换言之，对于选择信号的不同状态，多个插补单元120-1,120-2,…,120-n中的至少一者可包括被配置为将公共节点耦合到第一电势和第二电势之一的不同上拉/下拉路径。

在下文中，参考3至图6更详细描述插补单元的各种示例。具体地，图3至图6图示了插补单元的第一和第二上拉/下拉路径的不同体系结构以及根据提出的体系结构的用于在第一和第二信号之间进行插补的装置和/或插补单元的附加(可选)特征。

用于在第一和第二信号之间进行插补的装置300在图3中图示。装置300包括多个插补单元320-1,320-2,…,320-n，它们耦合到公共节点330。电容(例如负载电容器331)存在于公共节点处(例如，负载电容器331耦合到多个插补单元320-1,320-2,…,320-n)。

在下文中，只详细描述多个插补单元320-1,320-2,…,320-n中的插补单元320-1的结构。很明显，多个插补单元320-1,320-2,…,320-n中的其他插补单元可具有相同的结构。

插补单元320-1包括第一上拉/下拉路径350，该第一上拉/下拉路径350包括耦合在第一电势301和第二电势302之间的第一多个晶体管。第一上拉/下拉路径350被配置为在选择信号311-1指示第一状态的情况下将公共节点330耦合到第一电势301和第二电势302之一。选择信号311-1是从装置300的控制电路(未图示)接收的。

插补单元320-1包括第二上拉/下拉路径360，该第二上拉/下拉路径360包括耦合在第一电势301和第二电势302之间的第二多个晶体管。第二上拉/下拉路径360被配置为在选择信号311-1指示不同的第二状态的情况下将公共节点330耦合到第一电势301和第二电势302之一。

第一上拉/下拉路径350包括耦合在第一电势301和第一节点353之间的具有第一导电类型(例如n沟道)的第一晶体管堆351。第一晶体管堆351被配置为在第一晶体管堆351的相应晶体管控制端子处(例如在形成第一晶体管堆的晶体管的相应栅极端子处)接收第一信号和第二信号中的领先一者303、第一信号和第二信号中的滞后一者304以及反相的选择信号311-1'(由反相器312基于选择信号311-1生成)。

第一上拉/下拉路径350还包括耦合在第二电势302和第一节点353之间的具有不同的第二导电类型(例如p沟道)的第二晶体管堆352。第二晶体管堆352被配置为在第二晶体管堆352的相应晶体管控制端子处(例如在形成第二晶体管堆的晶体管的相应栅极端子处)接收第一信号和第二信号中的领先一者303、第一信号和第二信号中的滞后一者304以及选择信号311-1。

第二上拉/下拉路径360包括耦合在第一电势301和第二节点363之间的具有第一导电类型的第三晶体管堆361。第三晶体管堆361被配置为在第三晶体管堆361的相应晶体管控制端子处(例如在形成第三晶体管堆的晶体管的相应栅极端子处)接收第三信号305、第一信号和第二信号中的领先一者303以及选择信号311-1。

第二上拉/下拉路径360还包括耦合在第二电势302和第二节点363之间的具有第二导电类型的第四晶体管堆362。第四晶体管堆362被配置为在第四晶体管堆362的相应晶体管控制端子处(例如在形成第四晶体管堆的晶体管的相应栅极端子处)接收第四信号306、第一信号和第二信号中的领先一者303以及经反相的选择信号311-1'。

第一节点353和第二节点363分别耦合到公共节点330。

第三信号305例如可以是恒定的第三电势(例如vcc)并且第四信号306可以是恒定的第四电势(例如vss)。在第一信号和第二信号是振荡信号的情况下，第三信号和第四信号或者可以是比第一信号和第二信号中的领先一者303领先的振荡信号，领先程度是第一信号的振荡周期的一部分。利用振荡信号作为第三和第四信号而不是恒定的第三和第四电势可均衡插补单元320-1内的电荷注入效应，因此增大装置300的静态线性度。

在下文中，将示范性描述装置300的操作。假定选择信号311-1为高，以指示出插补单元320-1应当切换到：响应于第一信号和第二信号中的领先一者303从第一信号水平转变到第二信号水平而将公共节点330耦合到第二电势302/第一电势301，反过来也可以。选择信号311-1为低，以指示出插补单元320-1应当切换到：响应于第一信号和第二信号中的滞后一者304从第一信号水平转变到第二信号水平而将公共节点330耦合到第二电势302/第一电势301，反过来也可以。

如果选择信号311-1为低，则第二上拉/下拉路径360被解除激活，因为第二上拉/下拉路径360的最内晶体管(它们分别接收选择信号311-1和经反相的选择信号311-1')处于非导通状态。另一方面，第一上拉/下拉路径350被激活，因为第一上拉/下拉路径350的最内晶体管(它们分别接收选择信号311-1和经反相的选择信号311-1')处于导通状态。也就是说，如果选择信号311-1为低，则公共节点被第一上拉/下拉路径350驱动。

当第一信号和第二信号中的领先一者303和滞后一者304都为高(即处于相同的第一信号水平)时，第二晶体管堆352的两个最上方晶体管处于非导通状态中，而第一晶体管堆351的两个最下方晶体管处于导通状态中。因此，公共节点330耦合到第一电势301。

当第一信号和第二信号中的领先一者303从高变到低时，第一晶体管堆351的最下方晶体管变到非导通状态，而第二晶体管堆352的最上方晶体管变到导通状态。只要第一信号和第二信号中的滞后一者304保持为高，第一晶体管堆351的中间晶体管就保持在导通状态中并且第二晶体管堆352的中间晶体管保持在非导通状态中。也就是说，如果第一和第二信号具有不同的信号水平，则公共节点330与第一电势301和第二电势302两者都解除耦合。

一旦第一信号和第二信号中的滞后一者304也从高变到低，第一晶体管堆351的中间晶体管就变到非导通状态并且第二晶体管堆352的中间晶体管变到导通状态。因此，公共节点330耦合到第二电势302。也就是说，插补单元320-1响应于第一信号和第二信号中的滞后一者304的信号水平的转变。

只要第一信号和第二信号中的领先一者303和滞后一者304都为低(即处于相同的第二信号水平)，第二晶体管堆352的两个最上方晶体管就处于导通状态中，而第一晶体管堆351的两个最下方晶体管则处于非导通状态中。因此，公共节点330保持耦合到第二电势302。

当第一信号和第二信号中的领先一者303从低变回到高时，第一晶体管堆351的最下方晶体管变到导通状态，而第二晶体管堆352的最上方晶体管变到非导通状态。只要第一信号和第二信号中的滞后一者304保持为低，第一晶体管堆351的中间晶体管就保持在非导通状态中并且第二晶体管堆352的中间晶体管保持在导通状态中。也就是说，公共节点330再次与第一电势301和第二电势302两者解除耦合。

一旦第一信号和第二信号中的滞后一者304也从低变回到高，第一晶体管堆351的中间晶体管就变到导通状态并且第二晶体管堆352的中间晶体管变到非导通状态。因此，公共节点330耦合到第一电势301。也就是说，插补单元320-1响应于第一信号和第二信号中的滞后一者304的信号水平从高到低的转变，反过来也可以。

如果选择信号311-1为高，则第一上拉/下拉路径350被解除激活，因为第一上拉/下拉路径350的最内晶体管(它们分别接收选择信号311-1和经反相的选择信号311-1')处于非导通状态中。另一方面，第二上拉/下拉路径360被激活，因为第二上拉/下拉路径360的最内晶体管(它们分别接收选择信号311-1和经反相的选择信号311-1')处于导通状态中。也就是说，如果选择信号311-1为高，则公共节点被第二上拉/下拉路径360驱动。

当第一信号和第二信号中的领先一者303和滞后一者304都为高(即处于相同的第一信号水平)时，第三晶体管堆361的中间晶体管处于导通状态中，而第四晶体管堆362的中间晶体管处于非导通状态中。如果第三信号305是恒定的第三电势(例如vcc)并且第四信号306是恒定的第四电势(例如vss)，则第三晶体管堆361的最下方晶体管和第四晶体管堆362的最上方晶体管也处于导通状态中。如果第三信号305和第四信号306是振荡信号，则该振荡信号可被选择成使得其领先第一信号和第二信号中的领先一者303并与之部分重叠(例如该振荡信号可比第一信号和第二信号中的领先一者303领先45°)。因此，公共节点330耦合到第一电势301。

当第一信号和第二信号中的领先一者303从高变到低时，第三晶体管堆361的中间晶体管变到非导通状态，而第四晶体管堆362的中间晶体管变到导通状态。第三晶体管堆361的最下方晶体管和第四晶体管堆362的最上方晶体管保持在导通状态中。因此，公共节点330响应于第一信号和第二信号中的领先一者303的信号水平从高转变到低而耦合到第二电势302。

只要第一信号和第二信号中的领先一者303和第四信号306都为低，第四晶体管堆362的两个最上方晶体管就处于导通状态中，而第三晶体管堆361的中间晶体管则处于非导通状态中。因此，公共节点330保持耦合到第二电势302。如果第四信号306是恒定的第四电势，则第四晶体管堆362的最上方晶体管始终处于导通状态中。也就是说，只要第一信号和第二信号中的领先一者303为低，公共节点330就保持耦合到第二电势302。

如果第四信号306是振荡信号(领先第一信号和第二信号中的领先一者303)，则第四晶体管堆362的最上方晶体管在振荡信号为低时处于导通状态中。也就是说，只要振荡信号和第一信号和第二信号中的领先一者303都为低，公共节点330就保持耦合到第二电势302。一旦振荡信号返回到高，公共节点330就与第二电势302解除耦合(并且保持与第一电势301解除耦合，因为第三晶体管堆361的中间晶体管保持在非导通状态中)。

一旦第一信号和第二信号中的领先一者303从低变回到高，第三晶体管堆361的中间晶体管就变到导通状态并且第四晶体管堆362的中间晶体管变到非导通状态。因此，公共节点330再次耦合到第一电势301。也就是说，插补单元320-1响应于第一信号和第二信号中的领先一者303的信号水平从高到低的转变，反过来也可以。

通过经由多个插补单元320-1,320-2,…,320-n并且响应于第一信号和第二信号中的领先一者303或滞后一者304的转变而选择性地将公共节点330耦合到第一电势301和第二电势302之一，负载电容器331可被更快速或更缓慢地充电。结果，可实现输出延迟随着代码(即选择信号311-1所基于的控制字)的几乎线性的变化。此外，装置300可允许无竞争的操作，即，可避免装置300的具有不同导电性的导电路径都接通(并且短接第一和第二电势301、302)的时间。另外，当没有插补发生时(即当第一和第二信号处于相同信号水平时)，装置300可使得能够将负载电容器331保持在限定的电势，而无需任何额外的电路。装置300因此可允许具有低动态误差、低inl、低功率耗散和低噪声的相位插补。

图4图示了用于在第一和第二信号之间进行插补的另一装置400。装置400与图3中所示的装置300类似。然而，装置400还包括选择电路370，用于选择第一信号和第二信号中的领先一者303和滞后一者304，并且用于将它们提供给多个插补单元320-1,320-2,…,320-n的相应输入节点。

选择电路370被配置为选择第一信号371和第二信号372中的领先一者303，并且将其提供给多个插补单元320-1,320-2,…,320-n中的一个插补单元320-1的第一输入节点380。第一输入节点380专用于第一信号和第二信号中的领先一者303。另外，选择电路370被配置为选择第一信号370和第二信号371中的滞后一者304，并且将其提供给多个插补单元320-1,320-2,…,320-n中的一个插补单元320-1的第二输入节点390。第二输入节点390专用于第一信号370和第二信号371中的滞后一者304。

如图4中所示，选择电路370可例如包括多个(例如两个)复用器373、374，用于选择第一信号371和第二信号372之中的领先一者303和滞后一者304。

第一信号371和第二信号372可例如由mmd或者任何其他分频器电路基于lo信号生成。一般而言，第一信号371和第二信号372可由能够提供时间上偏移的两个信号的任何电路生成。

换言之，根据提出的体系结构的相位插补器可在具有不同的0-vcc转变时间的两个信号之间插补。例如，在dtc中，相位插补器之前可以有mmd，该mmd可具有两个输出mmdi和mmdq，这两个输出mmdi和mmdq具有±tlo/2(例如对于输入到mmd中的8ghz的lo信号是62.5ps)的延迟差。哪个插补器输入领先另一者一般可根据dtc调制或操作区域而随着时间变化。“early”(早)可以是领先的输入信号，而“late”(晚)可以是在特定时间点落后(滞后)的信号。所提出的具有早-晚dcei的前馈线性化利用了关于输入信号的时间顺序的知识来线性化插补。

如图2a至图4中所示，早-晚dcei由可在early信号到达时或者在late信号到达时被激活的插补单元的阵列构成。取决于有多少插补单元被早激活与晚激活，输出可更快速或更缓慢地变化，从而给出了输出延迟随着代码(每个模式中的单元的数目)的几乎线性的变化。早-晚dcei的这个原理在图2a和2b中图示。例如，总共128个单元被短接并且驱动公共的电容负载。取决于每个单元的start_early信号，该单元可在early信号到达时或者在late信号到达时被激活。取决于有多少单元早开始，输出可更快速或更缓慢地充电，从而给出了延迟随着代码的几乎线性的变化。图3的示例具有专用于early/late信号的端口。

在一些示例中，对early信号的选择可利用插补器前方的复用器(mux)来完成，该复用器动态地将early/late信号连接到专用的early/late端口。

所提出的早-晚dcei可实现无竞争的操作，从而使插补线性化。这可允许非常线性的操作——比替换的竞争dcei体系结构线性得多。此外，所提出的早-晚dcei可具有恒定的电流消耗，从而导致用实际ldo的非常鲁棒的操作以及非常小的动态误差。另外，早-晚dcei可实现上升边缘和下降边缘两者上的高分辨率、对称前向和反向插补，同时具有非常小的静态和动态误差。

如前文提及的，哪个mmd输出是early以及哪个是late可取决于调制。图4示出了一种可能的实现方式，其中mmd输出处的两个mux将mmd输出mmdi和mmdq转向到dcei的early和late输入。mux可使得能够为插补单元的专用于early或late的物理引脚选择early/late信号。

或者，在每个插补单元中可提供至少三个上拉/下拉路径，其中只有相关的一个被激活。例如，多个插补单元320-1,320-2,…,320-n中的至少一个插补单元320-1可包括第一到第三上拉/下拉路径(未图示)，其中每一者包括耦合在第一电势301和第二电势302之间的多个晶体管。此外，插补单元320-1可包括单元控制电路(未图示)，该单元控制电路被配置为在选择信号311-1指示第一状态的情况下选择性地控制第一上拉/下拉路径将公共节点330耦合到第一电势301和第二电势302之一。单元控制电路还可被配置为在选择信号311-1指示不同的第二状态的情况下选择性地控制第二和第三上拉/下拉路径之一将公共节点330耦合到第一电势301和第二电势302之一。

第一上拉/下拉路径可包括耦合到第一电势的具有第一导电类型的第一晶体管堆，其中第一晶体管堆被配置为在第一晶体管堆的相应晶体管控制端子处接收第一信号和第二信号。另外，第一上拉/下拉路径可包括耦合到第二电势的具有不同的第二导电类型的第二晶体管堆，其中第二晶体管堆被配置为在第二晶体管堆的相应晶体管控制端子处接收第一信号和第二信号。例如，第一和第二晶体管堆可类似于图3和图4中所示的第一和第二晶体管堆351、352，只不过是直接将第一和第二信号提供到相应晶体管控制端子，而不是提供先前选择的第一信号和第二信号中的领先一者303和滞后一者304。

第二上拉/下拉路径可包括耦合到第一电势的具有第一导电类型的第三晶体管堆，其中第三晶体管堆被配置为在第三晶体管堆的相应晶体管控制端子处接收第三信号和第一信号。第二上拉/下拉路径还可包括耦合到第二电势的具有第二导电类型的第四晶体管堆，其中第四晶体管堆被配置为在第四晶体管堆的相应晶体管控制端子处接收第四信号和第一信号。

第三上拉/下拉路径可包括耦合到第一电势的具有第一导电类型的第五晶体管堆，其中第五晶体管堆被配置为在第五晶体管堆的相应晶体管控制端子处接收第三信号和第二信号。另外，第三上拉/下拉路径可包括耦合到第二电势的具有第二导电类型的第六晶体管堆，其中第六晶体管堆被配置为在第六晶体管堆的相应晶体管控制端子处接收第四信号和第二信号。

也就是说，图3中所示的第二上拉/下拉路径360可被两个上拉/下拉路径所替代，其中两个上拉/下拉路径中的一者专用于第一信号早于第二信号，并且两个上拉/下拉路径中的另一者专用于第二信号早于第一信号。在这个示范性实现方式中，可省略对第一信号和第二信号中的领先一者和滞后一者的预先选择。

基于选择信号和关于第一和第二信号的时间顺序的信息，单元控制电路可选择第一至第三上拉/下拉路径之一来驱动公共节点。例如，单元控制电路可包括第一对选择晶体管(例如，第一导电类型的晶体管和第二导电类型的晶体管)，该第一对选择晶体管被配置为在选择信号指示第二状态并且第一信号领先第二信号的情况下将公共节点耦合到第二上拉/下拉路径。否则，单元控制电路可将公共节点与第二上拉/下拉路径解除耦合。另外，单元控制电路可包括第二对选择晶体管(例如，第一导电类型的晶体管和第二导电类型的晶体管)，该第二对选择晶体管被配置为在选择信号指示第二状态并且第二信号领先第一信号的情况下将公共节点耦合到第三上拉/下拉路径。否则，单元控制电路可将公共节点与第三上拉/下拉路径解除耦合。

这样，用于在第一和第二信号之间进行插补的装置可实现有与装置300和400相同的功能。然而，可省略对第一信号和第二信号中的领先一者和滞后一者的预先选择。

在图5中，图示了用于在第一和第二信号之间进行插补的另一装置500。装置500在功能上类似于图3和图4中所示的装置300和400。然而，装置500包括用于选择early/late信号并且用于重配置dcei单元的内部选择逻辑。这可导致更小的动态和静态误差。

同样，装置500包括多个插补单元520-1,520-2,…,520-n，它们耦合到装置的公共节点530。负载电容器531可耦合到公共节点530。

多个插补单元520-1,520-2,…,520-n中的至少一个插补单元520-1同样包括第一上拉/下拉路径550，该第一上拉/下拉路径550包括耦合在第一电势501(例如vss或地)和第二电势502(例如vcc)之间的第一多个晶体管。第一上拉/下拉路径550被配置为在选择信号511-1指示第一状态的情况下将公共节点530耦合到第一电势501和第二电势502之一。插补单元520-1还包括第二上拉/下拉路径560，该第二上拉/下拉路径560包括耦合在第一电势501和第二电势502之间的第二多个晶体管。第二上拉/下拉路径560被配置为在选择信号511-1指示不同的第二状态的情况下将公共节点530耦合到第一电势501和第二电势502之一。很明显，多个插补单元520-1,520-2,…,520-n中的其他插补单元可具有相同的结构。

插补单元520-1还包括第一选择电路570-1，该第一选择电路570-1被配置为基于指示第一信号571和第二信号572的时间顺序的定时信号513，将第一信号571或者第三信号505作为第一被选信号575提供给第一上拉/下拉路径550。插补单元520-1还包括第二选择电路570-2，该第二选择电路570-2被配置为基于定时信号513将第一信号571或者第四信号506作为第二被选信号576提供给第一上拉/下拉路径550。

例如，第一选择电路570-1可包括第一复用器573，该第一复用器573被配置为基于定时信号513将第一信号571或者第三信号505选择为第一被选信号575。第二选择电路570-2可包括第二复用器574，该第二复用器574被配置为基于定时信号513将第一信号571或者第四信号506选择为第二被选信号576。

第一选择电路570-1还可被配置为基于定时信号513将第二信号572或者第三信号505作为第三被选信号577提供给第二上拉/下拉路径560。第二选择电路570-2还可被配置为基于定时信号513将第二信号572或者第四信号506作为第四被选信号578提供给第二上拉/下拉路径560。

在一些示例中，第一选择电路570-1可包括第三复用器573-2，该第三复用器573-2被配置为基于定时信号513将第二信号572或者第三信号505选择为第三被选信号577。第二选择电路570-2可包括第四复用器574-2，该第四复用器574-2被配置为基于定时信号513将第二信号572或者第四信号506选择为第四被选信号578。

第一上拉/下拉路径550包括耦合在第一电势501和第一节点553之间的具有第一导电类型(例如n沟道)的第一晶体管堆551。第一晶体管堆551被配置为在第一晶体管堆551的相应晶体管控制端子处(例如在形成第一晶体管堆的晶体管的相应栅极端子处)接收第二信号572、第一被选信号575和经反相的选择信号511-1'(由反相器512基于选择信号511-1生成)。

第一上拉/下拉路径550还包括耦合在第二电势502和第一节点553之间的具有不同的第二导电类型(例如p沟道)的第二晶体管堆552。第二晶体管堆552被配置为在第二晶体管堆552的相应晶体管控制端子处(例如在形成第二晶体管堆的晶体管的相应栅极端子处)接收第二信号572、第二被选信号576和选择信号511-1。

第二上拉/下拉路径560包括耦合在第一电势501和第二节点563之间的具有第一导电类型的第三晶体管堆561。第三晶体管堆561被配置为在第三晶体管堆561的相应晶体管控制端子处(例如在形成第三晶体管堆的晶体管的相应栅极端子处)接收第一信号571、第三被选信号577和选择信号511-1。

第二上拉/下拉路径560还包括耦合在第二电势502和第二节点563之间的具有第二导电类型的第四晶体管堆562，其中第四晶体管堆562被配置为在第四晶体管堆562的相应晶体管控制端子处(例如在形成第四晶体管堆的晶体管的相应栅极端子处)接收第一信号571、第四被选信号578和经反相的选择信号511-1'。

第一节点553和第二节点563分别耦合到公共节点530。

如上文参考图3所描述，第三信号505例如可以是恒定的第三电势(例如vcc)并且第四信号506可以是恒定的第四电势(例如vss)。在第一信号571和第二信号572是振荡信号的情况下，第三信号505和第四信号506或者可以是比第一信号571和第二信号572中的领先一者领先的振荡信号，领先程度是第一信号571的振荡周期的一部分。利用振荡信号作为第三和第四信号506、506而不是恒定的第三和第四电势可均衡插补单元520-1内的电荷注入效应，因此增大装置500的静态线性度。

如上所述，对于第一信号571和第二信号572的哪一者领先/滞后于另一者的选择是由插补单元520-1内的第一和第二选择电路570-1和570-2完成的。因此，第一和第二上拉/下拉路径550、560的个体晶体管堆可被重配置。这在下文说明。

选择信号511-1被假定为高，以指示出插补单元520-1应当切换到：响应于第一信号571从第一信号水平转变到第二信号水平而将公共节点530耦合到第二电势502/第一电势501，反过来也可以。选择信号511-1为低以指示出插补单元520-1应当切换到：响应于第二信号572从第一信号水平转变到第二信号水平而将公共节点530耦合到第二电势502/第一电势501，反过来也可以。

如果第一信号571领先第二信号572，则定时信号513被假定为高。如果第二信号572领先第一信号571，则定时信号513为低。

如果第一信号571领先第二信号572，则第一选择电路570-1因此将第一信号571作为第一被选信号575提供到第一晶体管堆551并且将第三信号505作为第三被选信号577提供到第三晶体管堆561。第二选择电路570-2将第一信号571作为第二被选信号576提供到第二晶体管堆552并且将第四信号506作为第四被选信号578提供到第三晶体管堆561。

也就是说，第一晶体管堆551在其相应晶体管控制端子处接收第二信号572、第一信号571和经反相的选择信号511-1'。第二晶体管堆552在其相应晶体管控制端子处接收第二信号572、第一信号571和选择信号511-1。第三晶体管堆561在其相应晶体管控制端子处接收第一信号571、第三信号505和选择信号511-1。第四晶体管堆562在其相应晶体管控制端子处接收第一信号571、第四信号506和经反相的选择信号511-1'。

如果第二信号572领先第一信号571，则第一选择电路570-1将第三信号505作为第一被选信号575提供到第一晶体管堆551并且将第二信号572作为第三被选信号577提供到第三晶体管堆561。第二选择电路570-2将第四信号506作为第二被选信号576提供到第二晶体管堆552并且将第二信号572作为第四被选信号578提供到第三晶体管堆561。

也就是说，第一晶体管堆551在其相应晶体管控制端子处接收第二信号572、第三信号505和经反相的选择信号511-1'。第二晶体管堆552在其相应晶体管控制端子处接收第二信号572、第四信号506和选择信号511-1。第三晶体管堆561在其相应晶体管控制端子处接收第一信号571、第二信号572和选择信号511-1。第四晶体管堆562在其相应晶体管控制端子处接收第一信号571、第二信号572和经反相的选择信号511-1'。

因此，第一和第二选择电路570-1、570-2配置第一和第二上拉/下拉路径550、560，以使得如果第一信号571领先第二信号572，则第一和第二晶体管堆551、552接收第一信号571和第二信号572中的领先一者和滞后一者。第三晶体管堆561接收第三信号505和第一信号571(即第一信号571和第二信号572中的领先一者)。第四晶体管堆562接收第四信号506和第一信号571(即第一信号571和第二信号572中的领先一者)。

如果第二信号572领先第一信号571，则第一和第二选择电路570-1、570-2配置第一和第二上拉/下拉路径550、560，以使得第三和第四晶体管堆561、562接收第一信号571和第二信号572中的领先一者和滞后一者。第一晶体管堆551接收第三信号572和第二信号572(即第一信号571和第二信号572中的领先一者)。第二晶体管堆552接收第四信号506和第二信号572(即第一信号571和第二信号572中的领先一者)。

插补单元520-1因此在所有情况下具有与图3和图4中所示的插补单元320-1相同的配置。因此，插补单元520-1具有与图3和图4中所示的插补单元320-1相同的功能，因为选择信号511-1也指示出插补单元520-1是要响应于第一和第二信号571、572中的领先一者还是滞后一者。

装置500可由于其对第一信号572和第二信号572之中的领先一者和滞后一者的单元内部选择而提供比装置300和400还要小的动态和静态误差。这从以下示例中将变得明显。

假定第一和第二信号由mmd提供并且装置包括128个插补单元(当然，可改为使用任何其他数目的单元)，则在mmd转变点(例如控制字127和128之间)在装置300和400中发生以下情况：

1)在控制字127：第一信号领先于第二信号，并且127个插补单元响应于第一和第二信号中的滞后一者(即响应于第二信号)；并且

2)在控制字128：第二信号现在领先于第一信号(因为mmd在每128个代码之后改变第一和第二信号的时间顺序)，并且所有的128个插补单元都响应于第一和第二信号中的领先一者(即响应于第二信号)。

在从控制字127到128转变时，调制变化，从而使得例如图4中的选择电路370的输出将会交换。此外，127个插补单元改变其状态，因为它们现在响应于第一和第二信号中的领先一者而不是滞后一者。这可由于为了改变插补单元的状态而从装置的电源吸取的电流而生成动态误差。此外，由于插补单元之间的失配引起的静态误差也可发生。虽然这对于要求不那么高的应用可能是可接受的，但生成的误差对于要求更高的应用(例如lte的极化发送器)可能是不可接受的。

装置500可避免上述问题。这里mmd的输出被直接耦合到插补单元。对于第一和第二信号的哪一者较早的选择是在各个插补单元内完成的。在从控制字127到128转变时，插补单元中只有一个需要改变其状态(即由选择信号511-1指示的状态只对插补单元之一变化)——不是127个插补单元。只需要改变插补单元中的第一和第二选择电路570-1、570-2的配置。然而，这不是问题，因为第一和第三晶体管堆551、561的每一者中的最下方晶体管以及第二和第四晶体管堆552、562的每一者中的最上方晶体管就简单地对插补单元进行预充电。插补单元的定时由第一至第四晶体管堆551、552、561、562的每一者中的相应中间晶体管确定。

另外，多个插补单元520-1,520-2,…,520-n不需要特别专用于第一信号和第二信号中的领先一者或滞后一者的输入节点，因为插补单元被动态重配置。

装置500的示范性实现方式在图6中图示。装置500同样包括第一至第四晶体管堆551、552、561、562和公共节点530。存在于公共节点530处的电容作为示例由负载电容器531图示。负载电容器531是可选的。仅为了图示，公共节点530和负载电容器531被示为在插补单元内。很明显，公共节点530和负载电容器531位于多个插补单元外部。

图6图示了装置500的差动实现方式。第一和第二输入信号(mmdq和mmdi)被两个反相器680、690分别基于两个mmd输出信号(！mmdq和！mmdi；标注为“！xxxx”的信号是标注为“xxxx”的信号的反相)提供到第一至第四复用器573-1、573-2、574-1和574-2。然而，反相器680、690是可选的并且可被省略或者被适当调整信号极性的其他元件(例如缓冲器)所替代。另外，除了mmd以外的任何其他元件可提供信号。插补单元的功能与上文联系图5描述的功能相同。

图6还图示了第一复用器573和第二复用器574的示范性实现方式。

第一复用器573-1由并联耦合到第一复用器573的输出节点601的具有第二导电类型的第一晶体管610和第二晶体管620构成。第一晶体管610被配置为在其控制端子(例如其栅极端子)处接收反相定时信号(！mmdi_early)并且在另一端子处接收第一信号(mmdi)。第二晶体管620被配置为在其控制端子(例如其栅极端子)处接收定时信号(mmdi_early)并且在另一端子处接收第三信号(vcc)。

第二复用器574-1由并联耦合到第二复用器574的输出节点602的具有第一导电类型的第三晶体管630和第四晶体管640构成。第三晶体管630被配置为在其控制端子(例如其栅极端子)处接收定时信号(mmdi_early)并且在另一端子处接收第一信号(mmdi)。第四晶体管被配置为在其控制端子(例如其栅极端子)处接收反相定时信号(！mmdi_early)并且在另一端子处接收第四信号(vss)。

如图6中所示，第三复用器573-2和第四复用器574-2可类似地构成。例如，第三复用器573-2可类似于第一复用器573-1那样设计，但接收第二信号(mmdq)而不是第一信号(mmdi)。此外，反相定时信号(！mmdi_early)和定时信号(mmdi_early)可被交换。类似地，第四复用器574-2可类似于第二复用器574-1那样设计，但接收第二信号(mmdq)而不是第一信号(mmdi)。同样，反相定时信号(！mmdi_early)和定时信号(mmdi_early)可被交换。

与传统的复用器相比，上述复用器可包括少量的晶体管。因此，可降低复用器的功率消耗。然而，装置500不限于图示类型的复用器。可使用任何类型的复用器。

换言之，与装置300和400相比，装置500可进一步有益。这里，mmd输出mmdi和mmdq直接连接到dcei输入。对于哪个信号是early和late的选择是利用dcei的底部/顶部的mux来完成的。当mmdi为early时，mux将左腿配置为具有mmdq-mmdi＝late-early，并且右腿为mmdi-vcc＝early-vcc。当mmdi＝late时，mux对于左腿给出mmdq-vcc＝early-vcc，并且对于右腿给出mmdi-mmdq＝late-early。因此在所有情况下单元都如上文联系图3所述那样操作。mux的延迟不是问题，因为图5和图6中的下方晶体管简单地控制单元，但定时由中间nmos晶体管的定时确定。插补单元的输入信号引脚不再需要到early/late信号的专用连接，因为它们被动态地重配置。可使用不同类型的mux。图6示出了这种实现方式。其他mux体系结构也是可能的。

如上所示，也可使用very_earlymmd输出，它比mmdi和mmdq中较早的那个早～62.5ps(对于8ghz的lo频率和mmdi和mmdq的2ghz的频率)。这种输出可由mmd生成。这个very_early信号可在图5和图6的底部/顶部连接到mux，而不是vcc/vss。这个修改可均衡在dcei内部发生的电荷注入效应并且给出非常好的静态线性度。

在一些应用中，mmdi相位和mmdq相位之间的关系(即第一信号和第二信号之间的相位关系)是固定的(例如对于pll反馈或fmdll中使用的dtc成立)。在此情况下，这里给出的电路可在没有mux的情况下被使用(概括而言，没有选择电路)，因为预先知道哪个信号是early哪个是late。

在以上说明的电路和装置中，分支具有信号late-early和early-vcc。其他组合也是可能的(例如，early-late和early-vcc)。例如，early和late在图3至图6的左侧上拉/下拉路径中可被交换。然而，图示的布置可给出最佳特性(例如没有范围压缩、对于寄生效应的灵敏度有限等等)。虽然以上的示例指示了mmd作为早-晚dcei之前的(dtc)粗调节段，但可使用为相位插补器提供两个信号的任何粗调块。

概括而言，本文给出的一些示例涉及用于在第一和第二信号之间进行插补的装置。该装置包括耦合到公共节点的多个单元装置，和用于基于控制字来向多个单元装置提供相应选择信号的装置。多个单元装置中的至少一者被配置为在第一信号和第二信号都处于第一信号水平的情况下将公共节点耦合到第一电势，在第一信号和第二信号都处于不同的第二信号水平的情况下将公共节点耦合到不同的第二电势，并且在第一信号和第二信号处于不同的信号水平的情况下将公共节点与第一电势和第二电势的至少一者解除耦合。另外，多个单元装置中的至少一者被配置为基于由相应选择信号指示的状态而切换到：响应于第一信号和第二信号中的领先一者或滞后一者从第一信号水平转变到第二信号水平而将公共节点耦合到第二电势。

多个单元装置中的至少一者还可被配置为基于由相应选择信号指示的状态而切换到：响应于第一信号和第二信号中的领先一者或滞后一者从第二信号水平转变到第一信号水平而将公共节点耦合到第一电势。

用于在第一和第二信号之间进行插补的装置可由上文或下文描述的用于在第一和第二信号之间进行插补的装置(例如图1)实现。多个单元装置可由上文或下文描述的多个插补单元(例如图1)实现。用于将相应选择信号提供到多个单元装置的装置可由上文或下文描述的控制电路(例如图1)实现。

一些示例涉及一种dtc，其包括根据提出的体系结构的一个或多个方面或者上文描述的一个或多个示例的用于在第一和第二信号之间进行插补的装置。

使用根据提出的体系结构的一个或多个方面或者上文描述的一个或多个示例的dtc的实现方式的示例在图7中图示。图7示意性图示了包括根据本文描述的示例的dtc的移动设备700(例如，移动电话、智能电话、平板计算机或膝上型电脑)的示例。例如，发送器720可包括dtc721。另外，接收器730可包括dtc731。移动设备700的天线元件710可耦合到发送器720或接收器730。为此，可提供实现低带外噪声的移动设备。

包括根据提出的体系结构的一个或多个方面或者上文描述的一个或多个示例的dtc的发送器可具有比竞争体系结构低得多的动态误差。此外，包括根据提出的体系结构的一个或多个方面或者上文描述的一个或多个示例的dtc的发送器可实现低inl、低功率消耗和低噪声。

用于控制用于在第一和第二信号之间进行插补的装置的方法800的示例在图8中借由流程图来图示。方法800包括基于控制字将相应选择信号提供802给多个插补单元。另外，方法800包括在第一信号和第二信号都处于第一信号水平的情况下由多个插补单元的至少一者将公共节点耦合804到第一电势。方法800还包括在第一信号和第二信号都处于不同的第二信号水平的情况下由多个插补单元的至少一者将公共节点耦合806到不同的第二电势。此外，方法800包括在第一信号和第二信号处于不同信号水平的情况下由多个插补单元的至少一者将公共节点与第一电势和第二电势的至少一者解除耦合808。方法800还包括由多个插补单元的至少一者基于由相应选择信号指示的状态切换810到响应于第一信号和第二信号中的领先一者或滞后一者从第一信号水平转变到第二信号水平而将公共节点耦合到第二电势。

该方法的更多细节和方面联系提出的体系结构或上文描述的一个或多个示例(例如图1至7)提及。该方法可包括与提出的构思的一个或多个方面或者上文描述的一个或多个示例相对应的一个或多个附加可选特征。

然而提出的体系结构不限于移动设备。提出的体系结构可为多种应用实现dtc，比如极化调制发送器、用于接收器的lo生成、用于cpu的钟控、i/o等等。非常低的动态误差可实现像lte发送器那样的高性能系统。其他技术未曾展示出像提出的体系结构这么低的带外噪声。另外，提出的体系结构的高线性度可以针对lte低频带或较低性能应用(例如钟控或pll反馈)实现校准有限或没有校准的鲁棒dtc。即使在需要一些残余的inl校正的情况下，改进的inl也可导致更鲁棒的系统和对重校准的不那么频繁的需要。

本文描述的示例可被总结如下：

示例1是一种用于在第一和第二信号之间进行插补的装置，包括：耦合到所述装置的公共节点的多个插补单元；以及控制电路，被配置为基于控制字向所述多个插补单元中的每一者提供相应选择信号，其中所述多个插补单元的至少一者被配置为：如果所述第一信号和所述第二信号都处于第一信号水平，则将所述公共节点耦合到第一电势，如果所述第一信号和所述第二信号都处于不同于所述第一信号水平的第二信号水平，则将所述公共节点耦合到不同于所述第一电势的第二电势，并且如果所述第一信号和所述第二信号处于不同信号水平，则将所述公共节点与所述第一电势和所述第二电势的至少一者解除耦合；并且基于由相应选择信号指示的状态而切换到：响应于所述第一信号和所述第二信号中的领先一者或滞后一者从所述第一信号水平转变到所述第二信号水平而将所述公共节点耦合到所述第二电势。

在示例2中，如示例1所述的装置中的所述多个插补单元中的至少一者还被配置为：如果所述选择信号指示第一状态，则切换到：响应于所述第一信号和所述第二信号中的滞后一者从所述第一信号水平转变到所述第二信号水平而将所述公共节点耦合到所述第二电势；或者如果所述选择信号指示不同的第二状态，则切换到：响应于所述第一信号和所述第二信号中的领先一者从所述第一信号水平转变到所述第二信号水平而将所述公共节点耦合到所述第二电势。

在示例3中，如示例1或示例2所述的装置中的所述多个插补单元中的至少一者还被配置为：基于由相应选择信号指示的状态而切换到：响应于所述第一信号和所述第二信号中的领先一者或滞后一者随后从所述第二信号水平转变到所述第一信号水平而将所述公共节点耦合到所述第一电势。

在示例4中，如示例3所述的装置中的所述多个插补单元中的至少一者还被配置为：如果所述选择信号指示第一状态，则切换到：响应于所述第一信号和所述第二信号中的滞后一者从所述第二信号水平转变到所述第一信号水平而将所述公共节点耦合到所述第一电势；或者如果所述选择信号指示不同的第二状态，则切换到：响应于所述第一信号和所述第二信号中的领先一者从所述第二信号水平转变到所述第一信号水平而将所述公共节点耦合到所述第一电势。

在示例5中，如任何在前示例所述的装置中的所述多个插补单元中的至少一者包括：第一上拉/下拉路径，其包括耦合在所述第一电势和所述第二电势之间的第一多个晶体管，其中所述第一上拉/下拉路径被配置为如果所述选择信号指示第一状态，则将所述公共节点耦合到所述第一电势和所述第二电势之一；以及第二上拉/下拉路径，其包括耦合在所述第一电势和所述第二电势之间的第二多个晶体管，其中所述第二上拉/下拉路径被配置为如果所述选择信号指示不同的第二状态，则将所述公共节点耦合到所述第一电势和所述第二电势之一。

在示例6中，如示例5所述的装置中的所述第一上拉/下拉路径包括：耦合在所述第一电势和第一节点之间的具有第一导电类型的第一晶体管堆，其中所述第一晶体管堆被配置为在所述第一晶体管堆的相应晶体管控制端子处接收所述第一信号和所述第二信号中的领先一者、所述第一信号和所述第二信号中的滞后一者以及经反相的选择信号；耦合在所述第二电势和所述第一节点之间的具有不同的第二导电类型的第二晶体管堆，其中所述第二晶体管堆被配置为在所述第二晶体管堆的相应晶体管控制端子处接收所述第一信号和所述第二信号中的领先一者、所述第一信号和所述第二信号中的滞后一者以及所述选择信号，其中所述第一节点耦合到所述公共节点。

在示例7中，如示例5或示例6所述的装置中的所述第二上拉/下拉路径包括：耦合在所述第一电势和第二节点之间的具有所述第一导电类型的第三晶体管堆，其中所述第三晶体管堆被配置为在所述第三晶体管堆的相应晶体管控制端子处接收第三信号、所述第一信号和所述第二信号中的领先一者以及所述选择信号；以及耦合在所述第二电势和所述第二节点之间的具有所述第二导电类型的第四晶体管堆，其中所述第四晶体管堆被配置为在所述第四晶体管堆的相应晶体管控制端子处接收第四信号、所述第一信号和所述第二信号中的领先一者和所述经反相的选择信号，其中所述第二节点耦合到所述公共节点。

在示例8中，如任何在前示例所述的装置还包括：选择电路，被配置为选择所述第一信号和所述第二信号中的领先一者，并且将其提供到所述多个插补单元之一的专用于所述第一信号和所述第二信号中的领先一者的第一输入节点，其中所述选择电路还被配置为选择所述第一信号和所述第二信号中的滞后一者，并且将其提供到所述多个插补单元之一的专用于所述第一信号和所述第二信号中的滞后一者的第二输入节点。

在示例9中，如示例8所述的装置中的所述选择电路包括多个复用器。

在示例10中，如示例1至4所述的装置中的所述多个插补单元的至少一者包括：第一至第三上拉/下拉路径，每一者包括耦合在所述第一电势和所述第二电势之间的多个晶体管；以及单元控制电路，被配置为选择性地控制所述第一上拉/下拉路径以在所述选择信号指示第一状态的情况下将所述公共节点耦合到所述第一电势和所述第二电势之一，其中所述单元控制电路还被配置为选择性地控制所述第二上拉/下拉路径和第三上拉/下拉路径之一以在所述选择信号指示不同的第二状态的情况下将所述公共节点耦合到所述第一电势和所述第二电势之一。

在示例11中，如示例10所述的装置中的所述第一上拉/下拉路径包括：耦合到所述第一电势的具有第一导电类型的第一晶体管堆，其中所述第一晶体管堆被配置为在所述第一晶体管堆的相应晶体管控制端子处接收所述第一信号和所述第二信号；耦合到所述第二电势的具有不同的第二导电类型的第二晶体管堆，其中所述第二晶体管堆被配置为在所述第二晶体管堆的相应晶体管控制端子处接收所述第一信号和所述第二信号。

在示例12中，如示例10或示例11的任何一者所述的装置中的所述第二上拉/下拉路径包括：耦合到所述第一电势的具有所述第一导电类型的第三晶体管堆，其中所述第三晶体管堆被配置为在所述第三晶体管堆的相应晶体管控制端子处接收第三信号和所述第一信号；以及耦合到所述第二电势的具有所述第二导电类型的第四晶体管堆，其中所述第四晶体管堆被配置为在所述第四晶体管堆的相应晶体管控制端子处接收第四信号和所述第一信号。

在示例13中，如示例10至12的任何一者所述的装置中的所述第三上拉/下拉路径包括：耦合到所述第一电势的具有所述第一导电类型的第五晶体管堆，其中所述第五晶体管堆被配置为在所述第五晶体管堆的相应晶体管控制端子处接收所述第三信号和所述第二信号；以及耦合到所述第二电势的具有所述第二导电类型的第六晶体管堆，其中所述第六晶体管堆被配置为在所述第六晶体管堆的相应晶体管控制端子处接收所述第四信号和所述第二信号。

在示例14中，在如示例10至13的任何一者所述的装置中，所述单元控制电路包括第一对选择晶体管，该第一对选择晶体管被配置为在所述选择信号指示所述第二状态并且所述第一信号领先所述第二信号的情况下将所述公共节点耦合到所述第二上拉/下拉路径，或者所述单元控制电路包括第二对选择晶体管，该第二对选择晶体管被配置为在所述选择信号指示所述第二状态并且所述第二信号领先所述第一信号的情况下将所述公共节点耦合到所述第三上拉/下拉路径。

在示例15中，如示例5所述的装置中的所述多个插补单元的至少一者还包括：第一选择电路，被配置为基于指示所述第一信号和所述第二信号的时间顺序的定时信号将所述第一信号或者第三信号作为第一被选信号提供到所述第一上拉/下拉路径；以及第二选择电路，被配置为基于所述定时信号将所述第一信号或者第四信号作为第二被选信号提供到所述第一上拉/下拉路径。

在示例16中，如示例15所述的装置中的所述第一上拉/下拉路径包括：耦合在所述第一电势和第一节点之间的具有第一导电类型的第一晶体管堆，其中所述第一晶体管堆被配置为在所述第一晶体管堆的相应晶体管控制端子处接收所述第二信号、所述第一被选信号和所述经反相的选择信号；以及耦合在所述第二电势和所述第一节点之间的具有不同的第二导电类型的第二晶体管堆，其中所述第二晶体管堆被配置为在所述第二晶体管堆的相应晶体管控制端子处接收所述第二信号、所述第二被选信号和所述选择信号，其中所述第一节点耦合到所述公共节点。

在示例17中，在如示例15或示例16所述的装置中，所述第一选择电路还被配置为基于所述定时信号将所述第二信号或者所述第三信号作为第三被选信号提供到所述第二上拉/下拉路径，并且所述第二选择电路还被配置为基于所述定时信号将所述第二信号或者所述第四信号作为第四被选信号提供到所述第二上拉/下拉路径。

在示例18中，如示例17所述的装置中的所述第二上拉/下拉路径包括：耦合在所述第一电势和第二节点之间的具有所述第一导电类型的第三晶体管堆，其中所述第三晶体管堆被配置为在所述第三晶体管堆的相应晶体管控制端子处接收所述第一信号、所述第三被选信号和所述选择信号；以及耦合在所述第二电势和所述第二节点之间的具有所述第二导电类型的第四晶体管堆，其中所述第四晶体管堆被配置为在所述第四晶体管堆的相应晶体管控制端子处接收所述第一信号、所述第四被选信号和所述经反相的选择信号，其中所述第二节点耦合到所述公共节点。

在示例19中，在如示例15至18的任何一者所述的装置中，所述第一选择电路包括第一复用器，该第一复用器被配置为基于所述定时信号选择所述第一信号或者所述第三信号作为所述第一被选信号，并且其中所述第二选择电路包括第二复用器，该第二复用器被配置为基于所述定时信号选择所述第一信号或者所述第四信号作为所述第二被选信号。

在示例20中，在如示例19所述的装置中，所述第一复用器包括并联耦合到所述第一复用器的输出节点的具有第二导电类型的第一晶体管和第二晶体管，其中所述第一晶体管被配置为在其控制端子处接收反相定时信号并且在另一端子处接收所述第一信号，并且其中所述第二晶体管被配置为在其控制端子处接收所述定时信号并且在另一端子处接收所述第三信号。

在示例21中，在如示例19或示例20所述的装置中，所述第二复用器包括并联耦合到所述第二复用器的输出节点的具有第一导电类型的第三晶体管和第四晶体管，其中所述第三晶体管被配置为在其控制端子处接收所述定时信号并且在另一端子处接收所述第一信号，并且其中所述第四晶体管被配置为在其控制端子处接收反相定时信号并且在另一端子处接收所述第四信号。

在示例22中，在如示例7、示例12、示例13或示例15至21的任何一者所述的装置中，所述第三信号是恒定的第三电势，并且其中所述第四信号是恒定的第四电势。

在示例23中，在如示例7、示例12、示例13或示例15至21的任何一者所述的装置中，所述第一信号和所述第二信号是振荡信号，并且所述第三信号和所述第四信号是比所述第一信号和所述第二信号中的领先一者领先的振荡信号，领先程度是所述第一信号的振荡周期的一部分。

在示例24中，如任何在前示例所述的装置还包括被配置为基于振荡信号生成所述第一信号和所述第二信号的分频器电路。

在示例25中，如示例24所述的装置中的所述分频器电路包括多模分频器。

示例26是一种数字到时间转换器，包括根据示例1至25的任何一者的用于在第一信号和第二信号之间进行插补的装置。

示例27是一种发送器，包括根据示例26的数字到时间转换器。

示例28是一种接收器，包括根据示例26的数字到时间转换器。

示例29是一种移动设备，包括根据示例27的发送器，或者根据示例28的接收器。

在示例30中，如示例29所述的移动设备还包括耦合到所述发送器或者耦合到所述接收器的至少一个天线元件。

示例31是一种用于在第一和第二信号之间进行插补的装置，包括：耦合到公共节点的多个单元装置；以及用于基于控制字向所述多个单元装置的每一者提供相应选择信号的装置，其中所述多个单元装置的至少一者被配置为：如果所述第一信号和所述第二信号都处于第一信号水平，则将所述公共节点耦合到第一电势，如果所述第一信号和所述第二信号都处于不同于所述第一信号水平的第二信号水平，则将所述公共节点耦合到不同于所述第一电势的第二电势，并且如果所述第一信号和所述第二信号处于不同信号水平，则将所述公共节点与所述第一电势和所述第二电势的至少一者解除耦合；并且

基于由相应选择信号指示的状态而切换到：响应于所述第一信号和所述第二信号中的领先一者或滞后一者从所述第一信号水平转变到所述第二信号水平而将所述公共节点耦合到所述第二电势。

在示例32中，如示例31所述的装置中的所述多个单元装置中的至少一者还被配置为：基于由相应选择信号指示的状态而切换到：响应于所述第一信号和所述第二信号中的领先一者或滞后一者从所述第二信号水平转变到所述第一信号水平而将所述公共节点耦合到所述第一电势。

示例33是一种用于利用耦合到公共节点的多个插补单元在第一和第二信号之间进行插补的方法，包括：基于控制字向所述多个插补单元的每一者提供相应选择信号；如果所述第一信号和所述第二信号都处于第一信号水平，则由所述多个插补单元的至少一者将所述公共节点耦合到第一电势；如果所述第一信号和所述第二信号都处于不同于所述第一信号水平的第二信号水平，则由所述多个插补单元的至少一者将所述公共节点耦合到第二电势；如果所述第一信号和所述第二信号处于不同信号水平，则由所述多个插补单元的至少一者将所述公共节点与所述第一电势和所述第二电势的至少一者解除耦合；并且由所述多个插补单元的至少一者基于由相应选择信号指示的状态切换到：响应于所述第一信号和所述第二信号中的领先一者或滞后一者从所述第一信号水平转变到所述第二信号水平而将所述公共节点耦合到所述第二电势。

在示例34中，如示例33所述的方法中的切换到将所述公共节点耦合到所述第二电势包括：如果所述选择信号指示第一状态，则切换到：响应于所述第一信号和所述第二信号中的滞后一者从所述第一信号水平转变到所述第二信号水平而将所述公共节点耦合到所述第二电势；或者如果所述选择信号指示不同的第二状态，则切换到：响应于所述第一信号和所述第二信号中的领先一者从所述第一信号水平转变到所述第二信号水平而将所述公共节点耦合到所述第二电势。

在示例35中，如示例33或示例34所述的方法还包括：基于由相应选择信号指示的状态而切换到：响应于所述第一信号和所述第二信号中的领先一者或滞后一者随后从所述第二信号水平转变到所述第一信号水平而将所述公共节点耦合到所述第一电势。

在示例36中，如示例35所述的方法中的切换到将所述公共节点耦合到所述第一电势包括：如果所述选择信号指示第一状态，则切换到：响应于所述第一信号和所述第二信号中的滞后一者从所述第二信号水平转变到所述第一信号水平而将所述公共节点耦合到所述第一电势；或者如果所述选择信号指示不同的第二状态，则切换到：响应于所述第一信号和所述第二信号中的领先一者从所述第二信号水平转变到所述第一信号水平而将所述公共节点耦合到所述第一电势。

在示例37中，如示例33至36的任何一者所述的方法还包括：选择所述第一信号和所述第二信号中的领先一者；将所述第一信号和所述第二信号中的领先一者提供到所述多个插补单元之一的专用于所述第一信号和所述第二信号中的领先一者的第一输入节点；选择所述第一信号和所述第二信号中的滞后一者；并且将所述第一信号和所述第二信号中的滞后一者提供到所述多个插补单元之一的专用于所述第一信号和所述第二信号中的滞后一者的第二输入节点。

示例38是一种其上存储有程序的计算机可读存储介质，所述程序具有程序代码，当所述程序在计算机或处理器上被执行时，所述程序代码用于执行如示例33至37的任何一者所述的方法。

示例39是一种具有程序代码的计算机程序，当所述计算机程序在计算机或处理器上被执行时，所述程序代码被配置为执行如示例33至37的任何一者所述的方法。

与先前详述的示例和附图中的一个或多个一起提及和描述的方面和特征也可与一个或多个其他示例相组合以便替代其他示例的类似特征或者向其他示例额外地引入该特征。

示例还可以是或者可涉及具有程序代码的计算机程序，当该计算机程序在计算机或处理器上被执行时，该程序代码用于执行一个或多个上述方法。各种上述方法的步骤、操作或过程可由编程的计算机或处理器来执行。示例也可覆盖程序存储设备，例如数字数据存储介质，它们是机器、处理器或计算机可读的并且编码了机器可执行、处理器可执行或计算机可执行的指令程序。指令执行或使得执行上述方法的一些或全部动作。程序存储设备可包括或者可以是例如数字存储器、诸如磁盘和磁带之类的磁存储介质、硬盘驱动器或者光可读数字数据存储介质。另外的示例还可覆盖被编程为执行上述方法的动作的计算机、处理器或控制单元或者被编程为执行上述方法的动作的(现场)可编程逻辑阵列((field)programmablelogicarray，(f)pla)或者(现场)可编程门阵列((field)programmablegatearray，(f)pga)。

描述和附图只是例示了本公开的原理。此外，本文记载的所有示例大部分明确地只打算用于教学目的以帮助读者理解本公开的原理和发明人为推进现有技术而贡献的构思。本文记载本公开的原理、方面和示例以及其具体示例的所有陈述都打算涵盖其等同物。

被表示为“用于…的装置”的执行特定功能的功能块可以指被配置为执行特定功能的电路。因此，“用于某事的装置”可实现为“被配置为或适合于某事的装置”，例如被配置为或适合于相应任务的设备或电路。

在附图中示出的各种元素的功能，包括被标注为“装置”、“用于提供传感器信号的装置”、“用于生成发送信号的装置”等等的任何功能块，可实现为专用硬件的形式，例如“信号提供器”、“信号处理单元”、“处理器”、“控制器”等等，以及能够联系适当软件执行软件的硬件。当由处理器提供时，这些功能可由单个专用处理器提供，由单个共享处理器提供，或者由多个个体处理器提供，这些个体处理器中的一些或全部可被共享。然而，术语“处理器”或“控制器”绝不限于仅仅能够执行软件的硬件，而是可包括数字信号处理器(digitalsignalprocessor，dsp)硬件、网络处理器、专用集成电路(applicationspecificintegratedcircuit，asic)、现场可编程门阵列(fieldprogrammablegatearray，fpga)、用于存储软件的只读存储器(readonlymemory，rom)、随机访问存储器(randomaccessmemory，ram)和非易失性存储装置。也可包括其他硬件，传统的和/或定制的。

框图例如可图示出实现本公开的原理的高级别电路图。类似地，流程图、作业图、状态转变图、伪代码等等可表示各种过程、操作或步骤，它们例如可基本上被表示在计算机可读介质中并且因此由计算机或处理器执行，无论这种计算机或处理器是否被明确示出。说明书中或权利要求中公开的方法可由具有用于执行这些方法的各个动作的每一者的装置的设备来实现。

要理解，说明书或权利要求中公开的多个动作、过程、操作、步骤或功能的公开可不被解释为是按特定顺序的，除非另有明确或隐含声明，例如出于技术原因。因此，对多个动作或功能的公开不会把这些动作或功能限于特定的顺序，除非这种动作或功能出于技术原因是不可互换的。此外，在一些示例中，单个动作、功能、过程、操作或步骤可分别包括或者可分别被分解成多个子动作、子功能、子过程、子操作或子步骤。这种子动作可被包括在对此单个动作的公开的一部分中，除非被明确地排除。

此外，在此将所附权利要求并入到详细描述中，其中每个权利要求可独立作为一个单独的示例。虽然每个权利要求可独立作为一个单独的示例，但要注意，虽然从属权利要求在权利要求中可引用一个或多个其他权利要求的特定组合，但其他示例也可包括该从属权利要求与每个其他从属或独立权利要求的主题的组合。这种组合在本文中被明确提出，除非声明特定的组合是不想要的。此外，希望也将一权利要求的特征包括到任何其他独立权利要求，即使此权利要求不是直接从属于该独立权利要求的。