通讯误码装置的制作方法

本发明涉及通信技术领域，尤其涉及一种通信误码装置。

背景技术

衡量一个通信系统优劣的重要指标在于检测其在传输过程中产生的误码个数。误码仪主要由接口电路、显示电路以及处理器三部分构成，传统的误码仪价格昂贵，操作复杂，不便于携带。本设计的误码仪，通过veriloghdl编写程序代码，利用模块化的设计方法，在quartusⅱ11.0开发软件上，完成了布局布线和时序仿真，并利用altera公司的cycloneⅳ系列的fpga芯片ep4ce115f29c7n进行了验证，与理论输出值一致。fpga具有集成度高、速度快、可重复编程的特点，因而本设计具有灵活性高、调试方便、开发成本低、运行稳定可靠等优点。

现有的误码仪，包括微处理器模块，时钟发生器，误码检测模块，接口模块，看门狗模块，操作和显示模块和电源模块，所述的微处理器模块设置为一种智能型误码测试仪的核心，起到数据和信号的处理的功能；所述时钟发生器设置在微处理器模块的上部，实现与微处理器模块的双向信息的通讯；所述的误码检测模块设置为伪随机序列码发生器误码检测器结合时钟发生器对多种速率误码进行测试和误码检测，并记录误码数；所述的接口模块设置在微处理器模块的左侧，用于接口电路的转换。然而，现有的误码仪成本高，测量速率低，无法做到高速信号的同步。

技术实现要素：

本发明的目的在于解决上述现有技术存在的缺陷，提供一种高速率的通信误码装置。

一种通讯误码仪装置，包括：

伪随机码产生模块，用于产生随机码信号，并将产生的随机码信号一路通过待检测设备后输送给同步模块，一路随机码信号直接输送给同步模块；

同步模块，用于对从伪随机码产生模块产生的信号进行标记，以使两路信号实现同步；

比较器，用于将经过同步模块的两路信号进行比较，判断是否存在误码；

误码标记模块，用于将产生误码的随机信号进行标记；

计数器，用于统计误码标记模块标记的信号误码个数；

显示器，用于显示计数器统计的结果。

进一步地，如上所述的通讯误码仪装置，所述伪随机码产生模块产生的伪随机码由r级串联双态器件移位脉冲产生器和模二加法器组成的移位寄存器网络产生；该伪随机码可重复产生和复制、具有某种随机序列特性的序列码。

本发明通过在比较器之前设置同步模块，通过同步模块使从伪随机码产生模块产出的两路信号提前进行同步，从而使比较器能够直接对同步的两路信号进行比较，从而提高了判断误码的速率。

附图说明

图1为本发明讯误码仪装置结构示意图；

图2为伪随机码产生波形图；

图3八位无符号整形比较器；

图4计数器模块；

图5译码模块仿真波形图；

图6段选位选波形图；

图7段选信号波形图；

图8分频模块；

图9误码仪顶层原理图设计；

图10误码仪顶层模块仿真波形图；

图11误码仪自检顶层模块；

图12误码自检波形图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图1所示，本发明提供一种通讯误码仪装置，包括：

伪随机码产生模块，用于产生随机码信号，并将产生的随机码信号一路通过待检测设备后输送给同步模块，一路随机码信号直接输送给同步模块；

同步模块，用于对从伪随机码产生模块产生的信号进行标记，以使两路信号实现同步；

比较器，用于将经过同步模块的两路信号进行比较，判断是否存在误码；

误码标记模块，用于将产生误码的随机信号进行标记；

计数器，用于统计误码标记模块标记的信号误码个数；

显示器，用于显示计数器统计的结果。

本发明通过在比较器之前设置同步模块，通过同步模块使从伪随机码产生模块产出的两路信号提前进行同步，从而使比较器能够直接对同步的两路信号进行比较，从而提高了判断误码的速率。

误码仪的第一个模块为伪随机码，伪随机码又称伪随机序列以及伪噪声序列，是一种结构可以预先确定，可重复产生和复制，具有某种随机序列特性的序列码。本设计中的伪随机码是利用移位寄存器网络产生，该网络由r级串联双态器件移位脉冲产生器和模二加法器组成。该网络产生码长为8位的伪随机码，实验的仿真波形如图2所示。

由图2可以看出由fpga产生了一个8位数的伪随机码信号，8位数据中“0”与“1”交替出现，呈现出了一定的规律性。仿真中由锁相环pll控制伪随机的速率，可以产生一个基于e3速率等级的伪随机信号。

本发明误码装置的核心是两列数据值的比较，一列为信号输入端，即将要比较的信号，另一列为伪随机码信号，该信号作为待测信号的对比信号。比较的过程设置了一个8位的无符号的整形比较器，比较两列数值的大小，设计的仿真波形图如图3所示。

由图3可知，a信号为锁相环内部产生的8位伪随机信号，b信号为经过待测设备的信号，用“eq”表示a与b相等，用“gt”表示a大于b信号，用“lt”表示a小于b信号。a与b相等时“eq”置1，a小于b信号时“lt”置1，a大于b信号时“gt”置1。

8位无符号整形比较器比较出的结果送计数器，将不同的个数予以计数，送入后续的显示电路，在测试过程中为了实现两列数据的同步，将待测信号在处理结束时设置标志信号，在第一列伪随机信号中等时隙的设置延时，延时的过程中检查来自待测信号的标志信号，一经检测出标志信号，两列信号一起进入8位无符号整形比较器中进行处理，实现了两列数据的同步。

计数器模块对上一模块比较器的输出值进行计数，记录误码的个数，当“eq”，“gt”，“lt”为“010”时计数器加1，当“eq”，“gt”，“lt”为“001”时计数器加1，其仿真波形图如图4所示。

显示模块分为译码模块和段选位选模块。

译码模块将上一模块中的计数值分为三位数值进行译码，分为个位，十位，百位三位值进行显示，其波形仿真图如图5所示。

如图5可以看出，用outge表示信号的个位数值，outshi表示信号的十位数值，outbai表示信号的百位数值。将输入的消息代码(out)分为三位数值进行显示。

段选位选将上一模块产生的个位、十位、百位数值分给数码管的段选与位选端口，如图6所示。

由图6可以看出三位数值分别给了数码管的段选位选端口，将个位、十位、百位数值依次赋值给数码管的段选端口。

如图6中，用ledcom表示数码管的位选值，用dout表示数码管的段选值。

将上一模块中产生的段选值送入数码管的段选端口，如图7所示，数码管采用共阳编码。

图7中的“c0”，“f9”，“a4”，“b0”，“99”，“92”，“82”，“f8”，“80”，“90”为数码管的段选值。

根据人眼的视觉暂留效应，对晶振值进行分频，使得三位数码管同时显示在开发板上。分频的波形图如图8所示。

原始频率(clock_in)为50mhz，采用50分频，得到信号的频率(clock_out)为1mhz。

误码测试仪的顶层原理设计如图9所示，误码仪内部产生的伪随机码，一部分直接进入比较器中，另一部分经过待测设备输入误码仪端口进入比较器，判定出不一样的码流的个数，将计数器计数的值分为三位数据，送入数码管的段选位选端口。由于误码个数的显示是三位数值，利用人眼的视觉暂留效应，将三个数位上的值同时显示在数码管上。

经过一系列的处理后最终到达数据显示模块中，由于数码管的显示是分为三位的，故而这部分设置一个视觉暂留模块，将三位误码数据显示在数码管上，显示部分的仿真波形图如图10所示。

图10中，a信号为锁相环内部产生的8位伪随机信号，b信号为经过待测设备的信号，clk为系统的时钟，reset为系统的复位信号，数码的位选端口为78ledcom。设置了一个误码(b信号中)，数码管的段选端(78leddata)“c0”变为“f9”，显示一个误码。

完成了误码仪设计，利用两列相同的信号输入误码仪的输入端口，检测结果是否为零。将开发板上的50mhz晶振频率利用锁相环pll变换为34.368mhz，由此e3信号的速率等级产生一列八位的伪随机码信号。误码测试仪的自检模块顶层设计如图11所示。

误码检测仪自检的波形图如图12所示，由图12可以看出在整个误码仪自检的过程中输出的段选值(78leddata)一直为零。

自检环节说明误码仪测试仪设计符合要求，通过实验验证，数码管上一直显示零误码。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。