本发明属于视频压缩技术领域，尤其涉及一种基于ARM架构的高并发高清视频处理方法。
背景技术：
在许多应用场景中，需要将高清视频流进行实时采集，通过解码和编码的压缩处理，并通过网络分发到多个连接终端中进行实时播放，实现多终端的高并发播放，目前采用基于H.264的分时处理视频压缩技术。但是，当接入多个终端时，其总码流会大大增加，常规的做法是分时使用处理器处理，这种做法会导致视频延迟较高，也无法保证视频播放的高并发。
技术实现要素：
有鉴于此，本发明提供一种基于ARM架构的高并发高清视频处理方法，以解决目前的高并发高清视频处理方式在接入终端的数量递增到一定数值之后，将会导致并发性大大降低，同时播放延迟大幅度升高的技术问题。
本发明采用如下技术方案：
在一些可选的实施例中，提供一种基于ARM架构的高并发高清视频处理方法，包括：提取运算过程；重复所述提取运算过程，获得多组像素特征向量值；判断累积的像素特征向量值是否超过设定的阈值，若是超过设定的阈值则输出视频流；
所述提取运算过程包括：提取每一个视频流通道前8×N比特位的数据，并进行组合形成视频流片段数据；将视频流片段数据通过CPU数据通道放入CPU 的寄存器，并调用CPU的算术逻辑单元进行异或运算得到结果；根据异或运算结果，获得新的像素特征向量值。
在一些可选的实施例中，所述提取每一个视频流通道前8×N比特位的数据的过程中，其中N＝3n，n为正整数。
在一些可选的实施例中，该方法之前还包括：采集实时高清视频流；对高清视频流进行解码以获得8比特位的视频流通道；
在一些可选的实施例中，所述对高清视频流进行解码以获得8位的视频流通道的过程包括：根据基于最小化传输差分信号的算法获得视频流的每一帧图像像素的特征向量；采用基于HDCP协议和H.264协议的并行解码算法对特征向量进行解码；解码获得的每一个像素的特征向量为24Bit的数据，将24Bit的数据按每8Bit进行排列，即可获得一个8Bit的视频流通道。
在一些可选的实施例中，所述输出视频流的过程包括：根据获取的多组像素特征向量值，采用基于实时流传输协议进行封装，生成并输出基于实时流传输协议的高清视频流。
在一些可选的实施例中，所述设定的阈值为30帧图像总像素的80％。
本发明所带来的有益效果：采用前置位预处理的方式进行视频流切片压缩处理，降低视频码流，对视频流进行预先读取，切片、重组等处理，从而增加输出视频流的压缩比，在保证同样的视频质量的情况下，能使视频延时减低到 100ms以下，从而保证了视频播放的低延迟和高并发。
为了上述以及相关的目的，一个或多个实施例包括后面将详细说明并在权利要求中特别指出的特征。下面的说明以及附图详细说明某些示例性方面，并且其指示的仅仅是各个实施例的原则可以利用的各种方式中的一些方式。其它的益处和新颖性特征将随着下面的详细说明结合附图考虑而变得明显，所公开的实施例是要包括所有这些方面以及它们的等同。
附图说明
图1是本发明一种基于ARM架构的高并发高清视频处理方法的流程示意图。
具体实施方式
以下描述和附图充分地示出本发明的具体实施方案，以使本领域的技术人员能够实践它们。其他实施方案可以包括结构的、逻辑的、电气的、过程的以及其他的改变。实施例仅代表可能的变化。除非明确要求，否则单独的部件和功能是可选的，并且操作的顺序可以变化。一些实施方案的部分和特征可以被包括在或替换其他实施方案的部分和特征。本发明的实施方案的范围包括权利要求书的整个范围，以及权利要求书的所有可获得的等同物。
如图1所示，在一些说明性的实施例中，提供一种基于ARM架构的高并发高清视频处理方法，包括：
101：采集实时高清视频流。
102：对高清视频流进行解码以获得8比特位的视频流通道。
步骤102具体包括：
首先，根据基于最小化传输差分信号(TMDS，Transition-minimized differential signaling)协议的算法获得视频流的每一帧图像像素的特征向量；
然后，采用基于HDCP协议和H.264协议的并行解码算法对特征向量进行解码；
最后，解码获得的每一个像素的特征向量为24Bit的数据，将24Bit的数据按每8Bit进行排列，即可获得一个8Bit的视频流通道，如下所示：
(00110011)(01110011)(01010011)……。
103：提取每一个视频流通道前8×N比特位的数据，并进行组合形成视频流片段数据。
其中，8×N≤CPU字长，N＝3n，n为正整数，可算得n≤(CPU字长)/24。假定(CPU字长)＝32，此时n＝1，可得到视频流片段的数据P，其中， P＝001100110111001101010011。
104：将视频流片段数据通过CPU数据通道放入CPU的寄存器，并调用CPU 的算术逻辑单元进行异或运算得到结果R，结果R如下所示：
R＝P⊕111111111111111111111111，得R＝110011001000110010101100。
算术逻辑单元是计算机中执行各种算术和逻辑运算操作的部件，运算器的基本操作包括加、减、乘、除四则运算，与、或、非、异或等逻辑操作，以及移位、比较和传送等操作，算术逻辑单元是中央处理器CPU的执行单元。
105：根据异或运算结果R，获得新的像素特征向量值。
步骤103、步骤104及步骤105组成提取运算过程。
106：重复提取运算过程，即重复步骤103、步骤104及步骤105，即可获得多组像素特征向量值R0R1…。
107：判断累积的像素特征向量值是否超过设定的阈值。设定的阈值为30 帧图像总像素的80％，以保证视频流至少24帧/秒的图像帧率。
108：若是超过设定的阈值则输出视频流，否则返回步骤103。输出视频流的过程包括：根据获取的多组像素特征向量值，采用基于实时流传输协议进行封装，生成并输出基于实时流传输协议的高清视频流。
本领域技术人员还应当理解，结合本文的实施例描述的各种说明性的逻辑框、模块、电路和算法步骤均可以实现成电子硬件、计算机软件或其组合。为了清楚地说明硬件和软件之间的可交换性，上面对各种说明性的部件、框、模块、电路和步骤均围绕其功能进行了一般地描述。至于这种功能是实现成硬件还是实现成软件，取决于特定的应用和对整个系统所施加的设计约束条件。熟练的技术人员可以针对每个特定应用，以变通的方式实现所描述的功能，但是，这种实现决策不应解释为背离本公开的保护范围。