本实用新型属于移动通信技术领域，具体涉及一种射频前端器件从控接口装置的设计。
背景技术：
随着移动通信技术的高速发展，现代移动产品如移动电话、移动电脑等设备正在朝着更轻更薄的方向发展。这些现代移动通信设备中除了用到射频收发器以外，还广泛地用到了诸如功率放大器、低噪声放大器、滤波器、开关、电源管理模块以及天线调谐器等射频前端器件。这些射频前端器件中的绝大多数都由主控器通过数字总线来进行控制和工作模式的配置。
为了统一行业规范，很多标准化组织制定了适于移动设备的通信标准。其中最引人注目并且应用范围最为广泛的，要属由移动行业处理器接口(Mobile Industry Processor Interface，MIPI)联盟制定的射频前端(Radio Frequency Front End，RFFE)控制接口。MIPI PFFE接口是一种针对射频系统的简易接口，可以以较小数量的逻辑器件进行集成从而减少成本的投入。MIPI RFFE控制接口使用三根信号线，其中SCLK为总线时钟信号线，SDAT为总线数据信号线，VIO为总线电压基准/电源线。该接口可以实现高速率的数据传输且简单易用，目前广泛地应用于移动行业的射频前端器件上。
为了实现通过MIPI RFFE接口对于射频前端器件的控制，可以采用直接控制或是通过FPGA等可编程逻辑器件控制等方法。如图1所示，射频前端器件的控制可以由移动设备处理器直接来实现，处理器通过输出一系列的控制信号CTRL1，CTRL2，CTRL3，…，CTRLN-1，CTRLN来实现对移动设备内部的电源管理模块、射频开关、滤波器、低噪声放大器和功率放大器等射频前端器件的直接控制。直接控制的方法简单易用，但是会消耗大量的处理器输出管脚，同时也会消耗大面积的印制电路板用作信号走线，这在移动设备逐渐趋于小型化的今天显然是不可行的，并且由于印制电路板面积较大，成本也较高。
如图2所示，射频前端器件的控制也可以由FPGA通过MIPI RFFE接口来实现间接控制。移动设备的处理器通过MIPI RFFE接口的三根信号线VIO，SCLK，SDAT来对FPGA进行控制，FPGA输出一系列控制信号CTRL1，CTRL2，CTRL3，…，CTRLN-1，CTRLN来控制移动设备内部的诸如电源管理模块、射频开关、滤波器、低噪声放大器和功率放大器等射频前端器件。这种方法与处理器直接控制的方法相比，消耗的处理器输出管脚较少，因此消耗的处理器资源较少，并且信号走线所占用的印制电路板面积也较少。但这种方法需要占用额外的印制电路板面积来摆放FPGA等可编程逻辑器件和提供从FPGA到射频前端器件的控制信号走线，所消耗的电路板面积也较多。并且采用额外的FPGA器件会增加成本，同样也不利于移动设备的小型化。
此外，传统的可配置寄存器方案如图3所示，为了实现32个8位寄存器数据(从REGDATA0[7:0]到REGDATA31[7:0])的输出，需要使用32个输出寄存器，如图3中D1到D32所示。通过控制每个输出寄存器的使能管脚ENA来选择内部寄存器数据是否输出和输出的数量。若需要将内部32个寄存器的数据全部输出，需要使用32个输出寄存器，同时也会有32组8位的输出管脚(从OUT0[7:0]到OUT31[7:0])。所以传统方案中，如果要输出32个8位寄存器的数据，需要用到32组8位的输出管脚，也就是256个输出管脚。因此这种传统可配置寄存器方案在需要输出较多寄存器数据时会消耗较多的输出管脚资源，因此会占用较多的芯片面积，不利于设备小型化的要求。
技术实现要素：
本实用新型的目的是为了解决现有技术中的上述问题，提出了一种射频前端器件从控接口装置，基于MIPI RFFE v2.0协议，并可全片上集成，无需使用额外的板级元器件，占用设备空间较小，利于移动设备的小型化、低成本化设计。
本实用新型的技术方案为：一种射频前端器件从控接口装置，包括顺次连接的接口逻辑模块、数据解码模块和可配置寄存器模块。接口逻辑模块的输入端为从控接口装置的输入端，分别与总线时钟信号线SCLK、总线数据信号线SDAT以及总线电压基准/电源线VIO连接。数据解码模块用于对接收到的总线数据进行解码，其输入端连接接口逻辑模块的输出端，其输出端连接可配置寄存器模块的输入端。可配置寄存器模块用于对从控接口装置的输出端进行配置，其输出端作为从控接口装置的输出端，与射频前端器件连接。
本实用新型的有益效果是：本实用新型提出了能够实施的基于MIPI RFFE v2.0协议的射频前端器件从控接口装置的具体方案，尤其适用于产业的使用该接口协议的射频前端器件。本实用新型全部采用数字逻辑基本单元搭建，从而很容易实现从控器电路的片内集成，并且占用空间也小，非常适用于移动行业中的各种射频前端器件的控制。
进一步地，接口逻辑模块包括双模复位子模块、总线时钟SCLK输入驱动子模块和总线数据SDAT双向驱动子模块。双模复位子模块的输入端与总线电压基准/电源线VIO连接，用于检测总线输入输出电压基准/电源信号的状态和控制器供电电源的状态，同时输出RSEN信号来进行从控接口装置的复位，并将从控接口装置分别置于关断状态、启动状态或现行状态。总线时钟SCLK输入驱动子模块的输入端与总线时钟信号线SCLK连接，用于驱动从控接口装置的内部时钟线SCLK。总线数据SDAT双向驱动子模块的输入端与总线数据信号线SDAT连接，用于选择总线数据信号线SDAT的输入或输出状态，从而将总线数据分别置于高阻输入或输出状态。
进一步地，双模复位子模块包括上电检测电路、VIO信号状态切换检测电路、第一反相器电路、第二反相器电路、异或非门电路以及第一与门电路。上电检测电路包括场效应管M1、电阻R1和电容C1，场效应管M1的源极与电源连接，其栅极和漏极相连，并分别与电阻R1的一端、电容C1的一端、第一反相器电路的输入端以及异或非门电路的第二输入端连接，电阻R1的另一端与电源连接，电容C1的另一端与地连接。第一反相器电路的输出端与第二反相器电路的输入端连接，第二反相器电路的输出端与异或非门电路的第一输入端连接，异或非门电路的输出端与第一与门电路的第一输入端连接。VIO信号状态切换检测电路包括电阻R2、电阻R3、电阻R4、电容C2、晶体管Q1和迟滞比较器，电阻R2的一端与电阻R3的一端连接作为双模复位子模块的输入端，电阻R2的另一端分别与晶体管Q1的集电极、晶体管Q1的基极以及迟滞比较器的第一输入端连接，晶体管Q1的发射极与地连接，电阻R3的另一端分别与电阻R4的一端、电容C2的一端以及迟滞比较器的第二输入端连接，电阻R4的另一端和电容C2的另一端均与地连接，迟滞比较器的输出端与第一与门电路的第二输入端连接，第一与门电路的输出端作为双模复位子模块的输出端。
上述进一步方案的有益效果为：本实用新型采用双模复位子模块，在从控接口装置上电和VIO信号状态变化时快速复位和使能所述从控接口装置，实现所述从控接口装置对射频前端元件的稳定控制，防止系统上电和VIO信号状态切换时控制紊乱的发生。相比于传统的POR上电复位模块，本实用新型所采用的双模复位子模块整合了上电复位功能和VIO信号所控制的接口状态跳转功能，能更好地实现所述从控接口装置对于状态切换和系统上电的响应。
进一步地，数据解码模块包括状态机子模块、SSC检测子模块以及数据输出子模块。状态机子模块用于控制数据解码模块的状态，控制数据解码模块的状态包括RST接口默认状态、ADD1命令帧数据累加存储状态、ACK1命令帧响应状态、ADD2数据帧累加存储状态、ACK2数据帧响应状态、ACK3数据帧响应跳转状态、ACK4读操作响应状态、ACK5读操作结束响应状态和NUL冗余操作状态。SSC检测子模块的输入端分别与总线时钟SCLK输入驱动子模块的输出端以及总线数据SDAT双向驱动子模块的输出端连接，用于检测RFFE总线数据信号的起始序列。数据输出子模块的输入端分别与双模复位子模块的输出端以及总线时钟SCLK输入驱动子模块的输出端连接，用于在数据解码模块处于ACK4读操作响应状态下将RFFE总线要读出的数据从高位到低位逐一输出到总线数据信号线SDAT上。
上述进一步方案的有益效果为：本实用新型采用状态机子模块来控制所述从控接口装置并进行对应于总线不同状态的状态切换，增强了所述从控接口装置对于MIPI RFFE接口总线状态的响应，增强了所述从控接口装置的可靠性。
进一步地，SSC检测子模块包括D触发器D1、D触发器D2以及第二与门电路，D触发器D1的Clk引脚和D触发器D2的Clk引脚均与总线数据SDAT双向驱动子模块的输出端连接，D触发器D1的ENA引脚和D触发器D2的ENA引脚均与MARK信号连接，D触发器D1的D引脚和D触发器D2的D引脚均与总线时钟SCLK输入驱动子模块的输出端连接，D触发器D1的Q引脚与第二与门电路的第二输入端连接，D触发器D2的Q引脚与第二与门电路的第一输入端连接，第二与门电路的输出端作为SSC检测子模块的输出端，输出SSCDETECT信号。
进一步地，数据输出子模块包括多路选择器S1～S6、D触发器D3～D5、第一多输入或门电路、解码器以及第二多输入或门电路；多路选择器S1～S4的第一输入端均与电源连接，并分别与解码器的输入端、D触发器D3的Q引脚以及多路选择器S6的第一输入端连接，多路选择器S1～S4的第二输入端均与地连接，并分别与解码器的输入端、D触发器D3的Q引脚以及多路选择器S6的第一输入端连接，多路选择器S1～S4的输出端均与D触发器D3的D引脚连接，解码器的输出端分别与第一多输入或门电路的各输入端以及多路选择器S5的第一输入端连接，多路选择器S5的输出端与D触发器D4的D引脚连接，多路选择器S6的输出端与D触发器D5的D引脚连接，D触发器D3～D5的Clk引脚均与总线时钟SCLK输入驱动子模块的输出端连接，D触发器D3～D5的Reset引脚均与双模复位子模块的输出端连接，D触发器D4的Q引脚与多路选择器S5的第二输入端连接，并输出READFIN信号，D触发器D5的Q引脚分别与SCLK时钟上升沿输入的八位数据信号、多路选择器S6的第二输入端以及第二多输入或门电路的各输入端和输出端连接，并输出SDATOUT信号。
上述进一步方案的有益效果为：本实用新型采用数据输出子模块来实现MIPI RFFE总线数据线SDAT上的数据双向传输，使数据可以写入和读出所述从控接口装置，增加了所述从控接口装置对于后级电路控制的灵活性和可靠性。
进一步地，可配置寄存器模块包括多路选择器S7～S10以及D触发器D7～D42，D触发器D7～D42的Clk引脚均与从控接口装置的内部时钟线SCLK连接，D触发器D7～D42的Reset引脚均与RSEN信号连接，D触发器D7～D38的D引脚与从控接口装置内部32个寄存器的输出端一一对应连接，D触发器D7～D38的D引脚均分别与多路选择器S7～S10的第二输入端连接，多路选择器S7～S10的第一输入端均与从控接口装置内部选择寄存器的输出端连接，多路选择器S7～S10的输出端与D触发器D39～D42的D引脚一一对应连接，D触发器D39～D42的Q引脚作为从控接口装置的输出端，与射频前端器件连接。
上述进一步方案的有益效果为：本实用新型采用可配置寄存器模块来实现内部控制寄存器控制信号的全部输出，采用4组8位的输出管脚，通过配置内部的可配置寄存器模块，来输出所述从控器内部32个控制寄存器内的共256位的控制信号。相比于传统的可配置寄存器模块，本实用新型所提出的方案可以用较少的输出管脚实现较多的控制信号输出，可以通过MIPI RFFE接口灵活地切换输出管脚所输出的控制信号，使得其可以应用于有不同控制要求的各种射频前端器件中。
附图说明
图1所示为现有技术中移动设备处理器直接控制射频前端器件示意图。
图2所示为现有技术中移动设备处理器通过FPGA间接控制射频前端器件示意图。
图3所示为现有技术中可配置寄存器结构示意图。
图4所示为本实用新型实施例提供的一种射频前端器件从控接口装置结构框图。
图5所示为本实用新型实施例提供的双模复位子模块电路结构示意图。
图6所示为本实用新型实施例提供的状态机子模块状态示意图。
图7所示为本实用新型实施例提供的SSC检测子模块及数据输出子模块电路结构示意图。
图8所示为本实用新型实施例提供的可配置寄存器模块电路结构示意图。
图9所示为本实用新型实施例提供的射频前端器件从控接口装置连接使用示意图。
附图标记说明：
100-接口逻辑模块、200-数据解码模块、300-可配置寄存器模块；
110-双模复位子模块、120-总线时钟SCLK输入驱动子模块、130-总线数据SDAT双向驱动子模块；
111-第一反相器电路、112-第二反相器电路、113-异或非门电路、114-第一与门电路、115-迟滞比较器；
210-状态机子模块、220-SSC检测子模块、230-数据输出子模块；
221-第二与门电路、231-第一多输入或门电路、232-解码器、233-第二多输入或门电路。
具体实施方式
现在将参考附图来详细描述本实用新型的示例性实施方式。应当理解，附图中示出和描述的实施方式仅仅是示例性的，意在阐释本实用新型的原理和精神，而并非限制本实用新型的范围。
本实用新型实施例提供了一种射频前端器件从控接口装置结构框图，如图4所示，包括顺次连接的接口逻辑模块100、数据解码模块200和可配置寄存器模块300；接口逻辑模块100的输入端为从控接口装置的输入端，分别与总线时钟信号线SCLK、总线数据信号线SDAT以及总线电压基准/电源线VIO连接；数据解码模块200用于对接收到的总线数据进行解码，其输入端连接接口逻辑模块100的输出端，其输出端连接可配置寄存器模块300的输入端；可配置寄存器模块300用于对从控接口装置的输出端进行配置，其输出端作为从控接口装置的输出端，与射频前端器件连接。
接口逻辑模块100包括双模复位子模块110、总线时钟SCLK输入驱动子模块120和总线数据SDAT双向驱动子模块130。双模复位子模块110的输入端与总线电压基准/电源线VIO连接，用于检测总线输入输出电压基准/电源信号的状态和控制器供电电源的状态，同时输出RSEN信号来进行从控接口装置的复位，并将从控接口装置分别置于关断状态、启动状态或现行状态。总线时钟SCLK输入驱动子模块120的输入端与总线时钟信号线SCLK连接，用于驱动从控接口装置的内部时钟线SCLK；总线数据SDAT双向驱动子模块130的输入端与总线数据信号线SDAT连接，用于选择总线数据信号线SDAT的输入或输出状态，从而将总线数据分别置于高阻输入或输出状态。
如图5所示，双模复位子模块110包括上电检测电路、VIO信号状态切换检测电路、第一反相器电路111、第二反相器电路112、异或非门电路113以及第一与门电路114。第一反相器电路111、第二反相器电路112和异或非门电路113构成上电复位脉冲产生电路，在系统上电时产生一个脉冲信号。上电检测电路包括场效应管M1、电阻R1和电容C1，场效应管M1的源极(即图中1端)与电源连接，其栅极(即图中2端)和漏极(即图中3端)相连，并分别与电阻R1的一端(即图中2端)、电容C1的一端(即图中1端)、第一反相器电路111的输入端(即图中1端)以及异或非门电路113的第二输入端(即图中2端)连接，电阻R1的另一端(即图中1端)与电源连接，电容C1的另一端(即图中2端)与地连接。第一反相器电路111的输出端(即图中2端)与第二反相器电路112的输入端(即图中1端)连接，第二反相器电路112的输出端(即图中2端)与异或非门电路113的第一输入端(即图中1端)连接，异或非门电路113的输出端(即图中3端)与第一与门电路114的第一输入端(即图中1端)连接。VIO信号状态切换检测电路包括电阻R2、电阻R3、电阻R4、电容C2、晶体管Q1和迟滞比较器115，电阻R2的一端(即图中1端)与电阻R3的一端(即图中1端)连接作为双模复位子模块110的输入端，电阻R2的另一端(即图中2端)分别与晶体管Q1的集电极(即图中1端)、晶体管Q1的基极(即图中2端)以及迟滞比较器115的第一输入端(即图中1端)连接，晶体管Q1的发射极(即图中3端)与地连接，电阻R3的另一端(即图中2端)分别与电阻R4的一端(即图中1端)、电容C2的一端(即图中1端)以及迟滞比较器115的第二输入端(即图中2端)连接，电阻R4的另一端(即图中2端)和电容C2的另一端(即图中2端)均与地连接，迟滞比较器115的输出端(即图中3端)与第一与门电路114的第二输入端(即图中2端)连接，第一与门电路114的输出端(即图中3端)作为双模复位子模块110的输出端。
第一与门电路114将异或非门电路113和迟滞比较器115的输出信号进行与运算，输出一个系统使能复位信号RSEN。信号RSEN用作所述从控接口装置的复位，使能和在关断状态、启动状态和现行状态之间的跳转。当信号RSEN处于高电平时，从控接口装置处于现行状态，当信号RSEN处于低电平时，从控接口装置处于关断状态，当信号RSEN上出现一个负向脉冲信号时，从控接口装置处于启动状态。
本实用新型实施例中，总线时钟SCLK输入驱动子模块120和总线数据SDAT双向驱动子模块130均可使用本领域通用的数据缓冲器结构来实现，在此不再赘述。
数据解码模块200包括状态机子模块210、SSC检测子模块220以及数据输出子模块230。状态机子模块210用于控制数据解码模块200的状态，控制数据解码模块200的状态包括RST接口默认状态、ADD1命令帧数据累加存储状态、ACK1命令帧响应状态、ADD2数据帧累加存储状态、ACK2数据帧响应状态、ACK3数据帧响应跳转状态、ACK4读操作响应状态、ACK5读操作结束响应状态和NUL冗余操作状态。
本实用新型实施例中，状态机子模块210可使用本领域通用的Moore型有限状态机电路或Mealy型有限状态机电路来实现，在此不再赘述。
如图6所示，状态机子模块210根据MIPI总线VIO，SCLK和SDAT的状态选择进入下述各个状态，图6中的各个圆圈对应于单独的状态，并由大写字母来指定，对应于大写字母下方所示出的4位二进制编码。下面是这些状态的描述：
(1)RST：接口默认状态。当双模复位子模块110的输出信号RSEN从高电平变到低电平时，状态机子模块210进入此状态对本从控接口装置进行复位操作。在此状态下，本从控接口装置自动给内部寄存器装填入相应的初始值，并将本从控接口装置的各个输出管脚设定为默认值。在以上操作完成后，状态机子模块210自动将状态指向ADD1，在SCLK总线时钟的下一个时钟下降沿到来时进入状态ADD1。
(2)ADD1：命令帧数据累加存储状态。在对本从控接口装置进行自动复位操作之后，状态机子模块210自动进入状态ADD1。在此状态下，状态机子模块210控制本从控接口装置在SCLK总线时钟的每一个时钟下降沿到来时采样SDAT总线数据，并依次从高位到低位地将采样得到的数据存储在本从控接口装置内部的命令帧寄存器里。在采样到第12个SDAT总线数据后，状态机子模块210将本从控接口装置内部的计数累加器清零，并自动将状态指向ACK1，在SCLK总线时钟的下一个时钟下降沿到来时进入状态ACK1。
(3)ACK1：命令帧响应状态。在状态机子模块210控制本从控接口装置采样完12位总线数据信号线SDAT上的命令帧后，状态机子模块210自动进入状态ACK1。在此状态下，状态机子模块210控制本从控接口装置在SCLK时钟总线下降沿到来时采样SDAT总线数据，并同时将其和状态ADD1中采样到的12位SDAT数据总线命令帧的奇校验结果进行对比。如果命令帧的奇校验结果和采样到的SDAT总线数据不相同，状态机子模块210将状态指向NUL。如果命令帧的奇校验结果和采样到的SDAT总线数据相同，状态机子模块210自动控制本从控接口装置继续判断12位SDAT数据总线命令帧中的4位芯片地址数据段Slave Address(SA)。如果12位SDAT数据总线命令帧中的4位芯片地址数据段和本从控接口装置中内置的4位芯片地址数据不相同，状态机子模块210将状态指向NUL。如果12位SDAT数据总线命令帧中的4位芯片地址数据段和本从控接口装置中内置的4位芯片地址数据相同，状态机子模块210自动控制本从控接口装置继续判断12位SDAT数据总线命令帧中的3位读写命令段。如果12位SDAT数据总线命令帧中的3位读写命令段为写命令(Write)，状态机子模块210自动将状态指向ADD2。如果12位SDAT数据总线命令帧中的3位读写命令段为读命令(Read)，状态机子模块210自动将状态指向ACK4。如果12位SDAT数据总线命令帧中的3位读写命令段既不是写命令也不是读命令，状态机子模块210将状态指向NUL。
(4)ADD2：数据帧累加存储状态。在状态机子模块210判断12位SDAT数据总线命令帧中的3位读写命令段为写命令后，状态机子模块210自动进入状态ADD2。在此状态下，状态机子模块210控制本从控接口装置在SCLK总线时钟的每一个时钟下降沿到来时采样SDAT总线数据，并依次从高位到低位地将采样得到的数据存储在本从控制器内部的数据帧寄存器里。在采样到第8个SDAT总线数据后，状态机子模块210将本从控接口装置内部的计数累加器清零，并自动将状态指向ACK2，在SCLK总线时钟的下一个时钟下降沿到来时进入状态ACK2。
(5)ACK2：数据帧响应状态。在状态机子模块210控制本从控接口装置采样完8位SDAT数据总线上的数据帧后，状态机子模块210自动进入状态ACK2。在此状态下，状态机子模块210控制本从控接口装置在SCLK时钟总线下降沿到来时采样SDAT总线数据，并同时将其和状态ADD2中采样到的8位SDAT数据总线数据帧的奇校验结果进行对比。如果数据帧的奇校验结果和采样到的SDAT总线数据不相同，状态机子模块210直接将状态指向ACK3。如果数据帧的奇校验结果和采样到的SDAT总线数据相同，则状态机子模块210判断12位SDAT数据总线命令帧中的5位寄存器地址数据段Address(A)的值，判断将写入的寄存器是从寄存器0、寄存器1到寄存器30、寄存器31中的哪个寄存器。如果将写入的寄存器是寄存器28，则将数据帧寄存器的第0位赋给数据输出标志位，并将数据帧寄存器的值赋给寄存器28。如果将写入的寄存器是上述寄存器中的其他寄存器，则直接将数据帧寄存器的值赋给相应的寄存器。寄存器28的第5、6、7位构成选择寄存器SEL[2:0]，在状态机子模块210处于该状态下，可配置寄存器模块300根据选择寄存器SEL[2:0]来配置所述从控器输出端口上的数据。在状态机子模块210控制本从控接口装置完成上述的寄存器写入操作后，状态机子模块210将状态指向ACK3。
(6)ACK3：数据帧响应跳转状态。在此状态下，状态机子模块210将状态指向ADD1，并在下一个SCLK总线时钟下降沿到来时进入离开状态ACK3，进入状态ADD1。
(7)ACK4：读操作响应状态。在状态机子模块210判断12位SDAT数据总线命令帧中的3位读写命令段为读命令后，状态机子模块210自动进入状态ACK4。在此状态下，状态机子模块210先置位读命令标志位和数据总线状态标志位，之后状态机子模块210判断12位SDAT数据总线命令帧中的5位寄存器地址数据段Address(A)的值，判断将读出数据的寄存器是从寄存器0、寄存器1到寄存器30、寄存器31中的哪个寄存器。状态机子模块210判断完将读出数据的寄存器后将对应寄存器中的数据装入数据帧寄存器中，之后状态机子模块210将状态指向ACK5。
(8)ACK5：读操作结束检测状态。在状态机子模块210将要读出的相应寄存器数据装入数据帧寄存器中后，状态机子模块210自动进入状态ACK5。在此状态下，状态机子模块210在SCLK总线时钟的每一个时钟下降沿到来时检测读命令结束标志位的值。如果检测到读命令结束标志位的值为1，则将读命令标志位和数据总线状态标志位置为零，并将状态机子模块210状态指向ADD1。如果检测到读命令结束标志位的值为0，状态机子模块210将状态继续指向ACK5并在下一个SCLK总线时钟下降沿到来时继续检测读命令结束标志位的值，直到检测到读命令结束标志位的值位1为止。
(9)NUL：冗余操作状态。在此状态下，状态机子模块210检测SCLK总线时钟的每一个时钟下降沿并计数。当状态机子模块210计数到第9个时钟下降沿后，状态机子模块210将本从控接口装置内部的计数累加器清零，并自动将状态指向ACK3。
SSC检测子模块220的输入端分别与总线时钟SCLK输入驱动子模块120的输出端以及总线数据SDAT双向驱动子模块130的输出端连接，用于检测RFFE总线数据信号的起始序列，当检测到RFFE总线数据信号的起始序列后，状态机子模块210跳转到ADD1命令帧数据累加存储状态开始接收RFFE总线上的数据。数据输出子模块230的输入端分别与双模复位子模块110的输出端以及总线时钟SCLK输入驱动子模块120的输出端连接，用于在数据解码模块200处于ACK4读操作响应状态下将RFFE总线要读出的数据从高位到低位逐一输出到总线数据信号线SDAT上。
如图7所示，SSC检测子模块220包括D触发器D1、D触发器D2以及第二与门电路221，D触发器D1的Clk引脚和D触发器D2的Clk引脚均与总线数据SDAT双向驱动子模块130的输出端连接，D触发器D1的ENA引脚和D触发器D2的ENA引脚均与MARK信号连接，D触发器D1的D引脚和D触发器D2的D引脚均与总线时钟SCLK输入驱动子模块120的输出端连接，D触发器D1的Q引脚与第二与门电路221的第二输入端(即图中2端)连接，D触发器D2的Q引脚与第二与门电路221的第一输入端(即图中1端)连接，第二与门电路221的输出端(即图中3端)作为SSC检测子模块220的输出端，输出SSCDETECT信号。
在SSC检测子模块220中，D触发器D1和D触发器D2分别在检测到总线数据信号线SDAT的上升沿和下降沿时存储当时总线时钟信号线SCLK上的电平值并输出，D触发器D1和D触发器D2的输出信号经过第二与门电路221做逻辑与操作后得到输出信号SSCDETECT。当SSC检测子模块220检测到了SSC序列起始条件后，输出信号SSCDETECT置为1，否则输出信号SSCDETECT一直保持为0。输出信号SSCDETECT用于状态机子模块210在ADD1命令帧数据累加存储状态下检测从控接口装置是否接收到SSC起始序列，若输出信号SSCDETECT为1，则从控接口装置在状态ADD1下开始接收命令帧数据，若输出信号SSCDETECT为0，则从控接口装置保持在状态ADD1不动作。
如图7所示，数据输出子模块230包括多路选择器S1～S6、D触发器D3～D5、第一多输入或门电路231、解码器232以及第二多输入或门电路233。多路选择器S1～S4的第一输入端(即图中1端)均与电源连接，并分别与解码器232的输入端、D触发器D3的Q引脚以及多路选择器S6的第一输入端(即图中1端)连接，多路选择器S1～S4的第二输入端(即图中2端)均与地连接，并分别与解码器232的输入端、D触发器D3的Q引脚以及多路选择器S6的第一输入端(即图中1端)连接，多路选择器S1～S4的输出端(即图中3端)均与D触发器D3的D引脚连接，解码器232的输出端分别与第一多输入或门电路231的各输入端以及多路选择器S5的第一输入端(即图中1端)连接，多路选择器S5的输出端(即图中3端)与D触发器D4的D引脚连接，多路选择器S6的输出端(即图中3端)与D触发器D5的D引脚连接，D触发器D3～D5的Clk引脚均与总线时钟SCLK输入驱动子模块120的输出端连接，D触发器D3～D5的Reset引脚均与双模复位子模块110的输出端连接，D触发器D4的Q引脚与多路选择器S5的第二输入端(即图中2端)连接，并输出READFIN信号，D触发器D5的Q引脚分别与SCLK时钟上升沿输入的八位数据信号DATAOUT[7:0]、多路选择器S6的第二输入端(即图中2端)以及第二多输入或门电路233的各输入端和输出端连接，并输出SDATOUT信号。
在数据输出子模块230中，多路选择器S1～S4以及D触发器D3构成计数器对时钟总线时钟信号线SCLK上的时钟上升沿进行计数，在总线数据信号线SDAT准备输出数据的前一个SCLK时钟上升沿将准备输出的八位数据取出送到多路选择器S6的输入端。多路选择器S6和D触发器D5在随后的SCLK时钟上升沿将输入的八位数据DATAOUT[7:0]依次从最高位到最低位输出到SDATOUT输出端。多路选择器S5和D触发器D4构成计数器对时钟总线SCLK上的时钟上升沿进行计数，当数据输出子模块230输出了八位数据DATAOUT[7:0]的最低位后，将数据输出子模块230的输出信号READFIN置为1，表示已经结束了读操作数据输出状态，状态机子模块210将会自动跳转到ACK5读操作结束检测状态。
如图8所示，可配置寄存器模块300包括多路选择器S7～S10以及D触发器D7～D42，D触发器D7～D42的Clk引脚均与从控接口装置的内部时钟线SCLK连接，D触发器D7～D42的Reset引脚均与RSEN信号连接，D触发器D7～D38的D引脚与从控接口装置内部32个寄存器的输出端一一对应连接，D触发器D7～D38的D引脚均分别与多路选择器S7～S10的第二输入端(即图中2端)连接，多路选择器S7～S10的第一输入端(即图中1端)均与从控接口装置内部选择寄存器的输出端连接，多路选择器S7～S10的输出端(即图中3端)与D触发器D39～D42的D引脚一一对应连接，D触发器D39～D42的Q引脚作为从控接口装置的输出端，与射频前端器件连接。
可配置寄存器模块300中，D触发器D7～D38用来存储并缓冲从REGDATA0[7:0]到REGDATA31[7:0]的内部寄存器数据。REGDATA0[7:0]，REGDATA1[7:0]，…，REGDATA30[7:0]，REGDATA31[7:0]为从控接口装置内部寄存器0，寄存器1，…，寄存器30，寄存器31的输出端。多路选择器S7～S10根据选择寄存器SEL[2:0]的配置值选择从REGDATA0[7:0]到REGDATA31[7:0]中的4组数据，将这4组8位数据通过输出寄存器D39～D42输出到输出引脚OUT0[7:0]，OUT1[7:0]，OUT2[7:0]，OUT3[7:0]上。通过这种方法，可以实现用4组8位输出管脚输出内部32组8位寄存器的数据，也即仅通过32个输出管脚输出256个内部寄存器的控制信号。4组输出一脚上的输出数据由选择寄存器SEL[2:0]的值决定，在从控接口装置处于数据帧响应状态ACK2下，多路选择器S7～S10根据SEL[2:0]的值将对应的REGDATA0[7:0]～REGDATA31[7:0]中的4组寄存器数据通过输出寄存器D39～D42发送到输出端OUT0[7:0]，OUT1[7:0]，OUT2[7:0]，OUT3[7:0]上。
本实用新型实施例提供的射频前端器件从控接口装置可全片上集成，并基于MIPI RFFE v2.0协议，如图9所示，从控接口装置全部采用数字逻辑单元和基本电路元件搭建，从而很容易实现所述从控器电路的片内集成，可将所处从控器集成到射频前端元件片内。仅通过MIPI RFFE接口的三根信号线VIO，SCLK，SDAT就可以实现射频前端元件的灵活控制。因此由于本实用新型可片内集成，所使用的处理器输出管脚也较少，因此控制信号所占用的印制电路板面积也较少，并且本实用新型无需使用额外的板级元器件。因此实施本实用新型所需的成本较低，并且所占用的设备空间也较小，利于移动设备的小型化、低成本化设计，非常适合用于移动行业中的各种射频前端器件的控制。
本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本实用新型的原理，应被理解为本实用新型的保护范围并不局限于这样的特别陈述和实施例。本领域的普通技术人员可以根据本实用新型公开的这些技术启示做出各种不脱离本实用新型实质的其它各种具体变形和组合，这些变形和组合仍然在本实用新型的保护范围内。