用于对称密钥密码的统一硬件加速器的制作方法
由国家标准与技术研究所(nist)建立的高级加密标准(aes)已经成为用于大部分应用的实际标准对称密钥加密密码。aes在许多平台上跨多个特征被广泛地支持。同时，其他对称密钥密码已经被引入，尤其是sm4和camellia。sm4由中国信息安全标准化技术委员会标准化，而camellia由日本的电子政务推荐密码列表标准化。这些和其他非aes密码也需要与由aes加速硬件执行的那些操作类似的操作，诸如仿射变换以及求逆，仿射变换各自具有其自身的不同的映射矩阵a和加法常数。
附图说明
图1图示根据一些实施例的aes硬件加速器。
图2图示根据一些实施例的aes硬件加速器的s-box(替换盒)。
图3图示根据一些实施例的用于非aes密码的非aess-box。
图4图示根据一些实施例的用于非aes密码的非aess-box的操作。
图5示出根据一个实施例的统一加速器的affine(仿射)和affineinv(逆仿射)逻辑的示例。
图6示出affine和affineinv逻辑的矩阵乘法级的一个实施例。
图7图示affine和affineinv仿射变换操作的一个实施例。
图8图示用于执行非aes求逆操作的经修改的aess-box的一个实施例。
图9图示根据一些实施例的统一加速器的一个实施例。
图10图示根据一些实施例的用于执行统一加速的方法。
图11图示包含统一加速器的计算机系统的一个实施例。
图12a-12b是图示根据一些实施例的通用向量友好指令格式及其指令模板的框图。
图13a-13d是图示根据一些实施例的示例性专用向量友好指令格式的框图。
图14是根据一些实施例的寄存器架构的框图。
图15a是图示根据一些实施例的示例性有序流水线以及示例性寄存器重命名的乱序发布/执行流水线两者的框图。
图15b是图示根据一些实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核两者的框图。
图16a-16b图示更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块之一(包括相同类型和/或不同类型的其他核)；
图17是根据一些实施例的可具有多于一个的核、可具有集成存储器控制器、并且可具有集成图形的处理器的框图。
图18-21是示例计算机架构的框图。
图22是根据一些实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。
具体实施方式
用于实现非aes块密码的先前解决方案包括使用软件/微代码来实现它们或者为每个单独的块密码设计专用硬件加速器。然而，仿射和逆变换的此类软件/微代码实现方式通常不能满足期望的性能要求。同时，用于每个非aes块密码的专用硬件加速器在硅面积和泄漏功率方面增加产品成本，并且还引起对大量设计和验证努力的需要。在一个方面中，本公开提出了统一硬件加速器以允许硬件加速在对aes性能的最小影响下用于aes和非aes密码两者。
本文描述的是用于紧缩仿射变换的硬件加速器。仿射变换是诸如aes、sm4和camellia的块密码中的关键操作。本公开提出对输入数据或输入数据的逆执行并行的仿射变换的紧凑的数据路径。在一个实施例中，通过aess-box路由数据并且重新使用此处存在的性能关键的逆电路来计算仿射逆变换。
诸如aes、sm4和camellia的对称密钥密码在执行它们的算术操作中全部利用有限域(也称为伽罗瓦域，缩写为gf)。有限域基本上是在其中可以执行加法、减法、乘法和除法而不离开该集合的集合。有限域的一个示例是具有素数m个元素的集合，诸如gf(m)，其中域的元素由整数0,1,...,m-1表示，并且其中gf(m)中的加法和乘法被执行模m。最小素数有限域是gf(2)，其中该域的元素是0和1，其中乘法相当于逻辑and(与)操作，并且其中加法相当于逻辑xor(异或)操作。还可以定义具有2n个元素的被指定为gf(2n)的扩展伽罗瓦域。在gf(2n)中，域的元素不被表示为整数，而被表示为具有gf(2)中的系数的最大n-1阶的多项式。受计算机存储器的基于字节的性质启发，对gf(28)中的8位字节执行aes、sm4和camellia中的操作，其中每个8位的字节对应于128个可能的7阶多项式中的一个的系数。在gf(2)中执行gf(28)中的加法和减法操作，并且gf(28)中的加法和减法操作是相当于对要被相加或相减的字节进行按位xor的等效操作。gf(28)中的乘法和除法被定义为针对所指定的8阶不可约生成器(或域)多项式执行的模操作，该8阶不可约生成器(或域)多项式从gf(2)生成特定的gf(28)域。例如，用于aes的域多项式是ae(x)＝(x8+x4+x3+x+1)，用于产生可以被指定为gfaes(28)的特定伽罗瓦域。出于效率的原因，可以在被标注为gfc(24)2的复合伽罗瓦域中执行诸如求逆的一些计算，该被标注为gfc(24)2的复合伽罗瓦域由所指定的2阶域多项式p(x)从基域gf(24)生成，该基域gf(24)由所指定的4阶域多项式r(x)从gf(2)生成。域gfaes(28)和gfc(24)2是线性同构的，使得从一个到另一个的转换可以由矩阵乘法实现。
在加密或解密期间，aes密码对连续的16字节的数据块进行操作，其中每个这种块有时被称为状态矩阵。为了将明文输入数据加密为密文，执行多轮，其中每轮包括：在字节级别上置换数据的移位行操作、在gf(28)中执行逆仿射变换的字节替换层、也利用gf(28)中的算术的混合列操作(除了最后一轮)、以及其中数据与输入密钥进行按位xor的加轮密钥(addroundkey)操作。aes解密与加密类似，并且涉及将用于加密的操作反转。
图1图示根据一个实施例的统一硬件加速器的aes部分，其实现用于如上文讨论的加密或解密的aes算法的多个级。加速器被示出为一次对128位状态矩阵输入的一个4字节列进行操作。移位行操作由移位行电路101应用，其中结果存储在寄存器102中。然后，s-box电路103对每个字节执行字节替换函数，其中结果存储在寄存器105中。复用器106允许通过选择寄存器105的输出或寄存器104的输出来旁路s-box103，寄存器102的输出时钟计入(clockin)寄存器104的输出。应用于复用器106的invmixcol输入通过旁路s-box103来选择寄存器102的输出以供进一步处理。在其中执行逆混合列函数的解密过程期间进行对s-box103的这种旁路。混合列操作由mixcolumn(混合列)电路107执行。在最后一轮aes加密期间不执行混合列操作，并且因此混合列操作在该轮期间通过至复用器108的最后一轮输入被旁路。加轮密钥电路109执行加轮密钥操作，其中结果存储在寄存器110中。
图2更详细地图示图1中描绘的aes硬件加速器的s-box103。在gf(24)2复合域中执行aes求逆操作，该gf(24)2复合域由所指定的2阶域多项式p(x)从基域gf(24)生成，该基域gf(24)由所指定的4阶域多项式r(x)从gf(2)生成。多项式p(x)和r(x)专用于aes求逆，并且产生特定的gf(24)2复合域，其可以被称为gfc(24)2。电路201将输入字节从gf(28)映射到复合域gf(24)2，而电路202将输入字节从gf(28)映射到复合域gf(24)2并附加地执行aes逆仿射变换(用于解密)。根据输入aesenc(指定加密)，复用器203在电路201与电路202的输出之间进行选择，以用于传递到在gf(24)2中执行对输入向量的求逆的求逆(x-1)电路204。然后将求逆电路204的输出传递到电路205和206。电路205将求逆电路204的输出从gf(24)2映射到gf(28)，而电路206对求逆电路204的输出执行aes仿射变换并将结果从gf(24)2映射到gf(28)。复用器207根据输入aesenc在电路205或电路206的输出之间进行选择。对于加密，数据流从电路201到求逆电路204到电路206。对于解密，数据流从电路202到求逆电路204到电路205。
仿射变换(本文中被称为affine)是28的伽罗瓦域gf(28)中的关键线性变换，其被应用于诸如aes、sm4和camellia的对称密钥密码中的数据字节。其被定义为“a*x+b”，其中，a是8乘8的位矩阵，b是应用于输入字节x的8位的常数。gf(28)中的所有操作由8阶标准专用生成器多项式(例如，aes使用x8+x4+x3+x+1)定义。仿射逆变换(在本文中被称为affineinv)被定义为“a*x-1+b”，其中x-1是输入x的乘法逆。在软件或微代码中实现这些操作非常昂贵，并且大多数现代系统包括硬件加速器以改善这些关键的密码变换的性能。本文中描述的是将用于非aes密码的通用仿射操作映射到aes数据路径上而不会给aes等待时间和面积增加显著的开销的替代的数据流和逻辑。在一些实施例中，aessbox的x-1电路被重新用于仿射逆操作。
图3图示根据一些实施例的用于诸如camellia和sm4密码的非aes密码的非aess-box300。s-box300由第一仿射变换301、求逆302、和求逆之后的第二仿射变换303组成。图4更详细地图示这些操作。假设输入x是8位的输入向量或字节。第一仿射变换301被定义为乘以矩阵as1并且加上向量bs1，从而产生：
as1*x+bs1
这随后是求逆以得到：
(as1*x+bs1)-1
然后，第二仿射变换303被应用为乘以矩阵as2并且加上向量bs2，从而产生：
as1*(as1*x+bs1)-1+bs2
矩阵as1和as2以及转换向量bs1和bs2对于特定的非aes密码(例如，camellia或sm4)是专用的。在一些实施例中，如下所述，具有可变(即，可配置)的映射和转换向量函数的单个非aes仿射变换电路用于两轮次操作以实现非aess-box。即，8位的输入向量被传递到：配置有包括乘以矩阵as1的乘法的映射函数和包括加上向量bs1的加法的转换函数的非aes仿射变换电路，其中，伴随着aes仿射变换的aess-box被旁路；以及配置有包括乘以矩阵as2的乘法的映射函数和包括加上向量bs2的加法的转换函数的非aes仿射变换电路。
现在将描述用于诸如camellia和sm4的非aes密码的统一硬件加速器的操作。如上所述，在单个轮次中使用aes硬件加速器来执行aess-box操作。另一方面，对于非aes密码，在两轮次操作中实现s-box逻辑。使用密码专用仿射矩阵‘a’和加法常数‘b’将非aes密码的第一仿射变换映射到统一加速器的affine逻辑。非aes密码的第二仿射变换之前是逆计算，并且因此第二仿射变换被映射到affineinv逻辑。然而，例如，在sm4(x8+x7+x6+x5+x4+x2+1)和camellia(x8+x6+x5+x3+1)中的伽罗瓦域计算中使用的归约多项式不同于用于aes(x8+x4+x3+1)的归约多项式。通过将s-box输入从gf(28)映射到gf(24)2并且在gf(24)2中执行逆计算，可以高效地实现性能和面积限制的逆计算。结果，可以使用与aes加速器中使用的复合域相同的复合域来映射sm4和camellia两者以及其他非aes密码。这解决了不同归约多项式的问题，并且允许使用用于aes处理的相同逆计算逻辑。
图5示出根据一个实施例的用于实现非aess-box的统一加速器的affine和affineinv逻辑的示例。对16个紧缩8位二进制输入向量x[15:0]执行操作。仿射操作包括映射函数和转换函数，并且由a*x+b定义。输入a是8x8二进制矩阵，用于与输入向量x相乘(映射函数)，向量b是8位的二进制输入，用于加到乘积(转换函数)。矩阵a和向量b两者跨所有16个并行变换操作是恒定的。仿射逆操作由a*x-1+b定义，其中x-1是在gf(28)中利用在特定非aes密码标准中指定的归约多项式计算的x的乘法逆。复用器502选择输入字节x或其逆x-1(作为通过求逆电路501的结果)中的一个用于仿射变换。如将在下文所描述，在一些实施例中，求逆电路501使用与用于aes处理的s-box相同的s-box。然后，由复用器502选择的输入用于通过矩阵乘法器503计算a*x，其中输入的较低的8个字节对8x8的二进制矩阵中的一个进行操作，而较高的8个字节对另一个进行操作。由矩阵乘法器503执行的a*x函数是a(8x8)与x(8x1)的矩阵乘法，并且如图6所示通过and(与)门601和xor(异或)门602实现。对输出与向量b的求和转换为通过xor门504的并行的xor操作。
虽然上述仿射变换电路可以利用and门和xor门的组合来实现，但是需要求逆电路以在gf(28)中计算x的乘法逆。这是计算上昂贵的操作，其可以有利地由与用于aes处理的s-box相同的s-box执行。在诸如sm4的一些非aes密码中，在使用专用于该特定密码的矩阵ms从gf(28)映射到gf(24)2复合域之后，对8位的向量执行求逆操作。在gf(24)2中对经映射的数据ms*x执行逆计算，并且使用逆映射矩阵ms-1将结果映射回gf(28)，从而产生ms-1(ms*x)-1。这随后可以是仿射变换，从而产生a*(ms-1(ms*x)-1)+b。第一仿射变换可以被直接映射到统一加速器的affine逻辑。然而，如上文所讨论，借助于aess-box映射到其自身的复合伽罗瓦域，将仿射逆操作映射到aess-box引入了附加的aes映射项ma。为了补偿这一点，初始仿射变换矩阵可以乘以msma-1而不是ms以执行组合的仿射逆gf(28)-到-gf(24)2映射以及对附加的ma项的补偿，从而产生中间值msma-1as1*x。转换向量bs1类似地乘以msma-1以产生新的转换向量cs1。
图7示出具有与矩阵乘积msma-1as1的矩阵乘法以及由向量cs1＝msma-1*bs1进行的转换的第一仿射变换701。然后，可以将项msma-1as1*x+cs1用作affineinv逻辑的求逆级702的输入向量x。在逆计算期间，aessbox中的映射函数由ma-1补偿以获得逆值(ms*x+msbs1)-1。然而，aess-box中的逆映射操作再次引入了附加因子ma-1，使得aess-box的输出是ma-1(ms*x+msbs1)-1。通过将affineinv逻辑的第二仿射变换703的仿射矩阵输入从“as2”修改为“ms-1maas2”，可以实现对该附加因子的补偿以及从sm4复合域到sm4素域(primefield)的逆映射，从而产生最终的affineinv输出as2(as1*x+bs1)-1+bs2。完整的sbox操作可以被映射到各自有一个affine和一个affineinv操作的两轮次实现。用于诸如camellia的其他非aes密码的s-box操作可以类似地被映射到affine/affineinv硬件加速器，其中矩阵ms专用于特定的非aes密码，以实现与软件实现相比显著的性能改善。可以进一步修改统一affine/affineinv加速器，以使用单独的仿射矩阵和加法常数以用于2/4/8个连续输入字节。这将在诸如sm4(每轮需要4个s-box操作)或camellia(每轮需要8个s-box操作)的密码的情况下启用并行的轮或密钥生成操作，以提高统一加速器的硬件利用率。
先前参考图2讨论的aess-box可以如图8所示地修改以支持其重新使用以为非aes密码执行求逆函数。由于用于aes的仿射变换是置于前面的，因此它们不能用于非aes密码。因此，如上文所讨论，附加的仿射变换电路用于非aes仿射变换。然而，通过引入旁路分别用于aes加密和解密的aes仿射和逆仿射变换的新数据流，逆块(x-1)可以用于非aes密码。如图8所示，如果至复用器203的aesenc输入(表示aes加密操作)或affinv输入(表示非aes仿射逆操作)被设置为1，则复用器203旁路aes逆仿射变换202。类似地，复用器207通过将aesenc输入和经反转的affinv输入设置为0来旁路aes仿射变换206。图8所示的经修改的数据路径因此在电路201处将输入数据映射到gf(24)2，在电路204处在gf(24)2中执行逆计算，并且在电路205处将逆输出映射回gf(28)。由于对复用器203和207的选择信号作出修改，因此它们不会影响s-box实现中的关键路径。
图9示出根据一个实施例的统一加速器，其图示用于aes和非aes密码两者的数据路径。提供单独的非aes仿射变换电路902以用于与混合列电路106并行操作的非aes仿射变换。为了执行仿射变换的非aes加密操作、随后是仿射逆操作，利用通过电路的两个轮次。在每个轮次期间，移位行电路101被至复用器901的affineinv或affine输入旁路。同样在每个轮次期间，混合列电路107和加轮密钥电路109被至复用器903的affineinv或affine输入旁路，以通过仿射变换电路902产生仿射变换。在第一轮次期间，aess-box103被至复用器106的affine输入旁路，并且第一仿射变换由仿射变换电路902利用矩阵和转换向量输入来执行，如上文参考图7所描述。在第二轮次期间，求逆操作由aess-box103执行，并且第二仿射变换由仿射变换电路902利用矩阵和转换向量输入来执行，如上文参考图7所描述。如上文参考图8所讨论，aess-box103被配置为仅执行求逆，其中至仿射变换电路902的矩阵和转换向量输入被配置为补偿由aess-box执行的复合域映射。
图10图示用于由如上文参考图9所描述的统一加速器硬件执行统一加速的方法。该方法可以例如由加速器硬件本身或由执行包含在计算机可读介质中的指令的处理器来执行。在后一情形下，处理器可以具有指令集，该指令集包括在被执行时使处理器访问统一加速器硬件的指令。在阶段910处，为第一轮次旁路移位行电路和s-box。在阶段920处，旁路混合列和加轮密钥电路，并且利用映射矩阵msma-1as1和转换向量cs1对非aes密码输入向量执行第一非aes仿射变换以计算：msma-1as1*x+cs1，其中cs1＝msma-1*bs1。在阶段930处，为第二轮次旁路移位行电路。在阶段940处，执行s-box求逆以计算：ma-1(ms*x+msbs1)-1。在阶段950处，利用映射矩阵ms-1maas2和转换向量bs2执行第二仿射变换以计算：as2(as1*x+bs1)-1+bs2。
图11图示根据一个实施例的计算机系统，其包括中央处理单元(cpu)2100、存储器2102、时钟2104、以及输入/输出(i/o)和存储设备2106。这些组件全部通过cpu总线2108通信。在一个实施例中，统一加速器硬件结合到cpu2100中并且可由cpu的指令集访问。
附加注解与示例
在示例1中，一种用于密码硬件加速器的装置，包括：用于高级加密标准(aes)加密密码的aes替换盒(s-box)，其中aess-box用于对输入向量执行求逆、随后对输入向量执行aes仿射，其中aes仿射变换使用由aes指定的映射矩阵和转换向量；非aes仿射变换电路，用于利用可变(即，可配置)的映射和转换函数对8位的输入向量执行仿射变换；以及用于为非aes密码执行s-box功能的电路，包括用于进行以下操作的电路：将8位的输入向量传递至具有包括乘以矩阵as1的乘法的映射函数和包括加上向量bs1的加法的转换函数的非aes仿射变换电路；将非aes仿射变换的结果传递至aess-box并且旁路aes仿射变换以便仅执行求逆；以及将s-box求逆的结果传递至具有包括乘以矩阵as2的乘法的映射函数和包括加上向量bs2的的转换函数的非aes仿射变换电路。
在示例2中，示例1或本文中的示例中的任一项的主题可以可选地包括其中：用于非aes密码的仿射变换被定义为在被标注为gfs(28)的伽罗瓦扩展域中执行，该被标注为gfs(28)的伽罗瓦扩展域由所指定的8阶域多项式s(x)从gf(2)生成；aess-box用于在被标注为gfc((24)2)的复合伽罗瓦域中执行求逆操作，该被标注为gfc((24)2)的复合伽罗瓦域由所指定的2阶域多项式p(x)从基域gf(24)生成，该基域gf(24)由所指定的4阶域多项式r(x)从gf(2)生成；并且非aes仿射变换电路被配置有映射函数，该映射函数包括在s-box的求逆之前将向量从gfs(28)映射到gfc((24)2)的乘以矩阵ms的乘法并包括在s-box的求逆之后将向量从gfc((24)2)映射到gfs(28)的乘以矩阵ms-1的乘法。
在示例3中，示例2或本文中的示例中的任一项的主题可以可选地包括其中：用于aes密码的仿射变换被定义为在被标注为gfae(28)的伽罗瓦扩展域中执行，其中gfae(28)域由所指定的8阶域多项式ae(x)从迦罗瓦域gf(2)生成，其中ae(x)＝(x8+x4+x3+x+1)；其中aess-box进一步用于：在求逆之前，通过gf(2)中的乘法利用矩阵ma将向量从gfae(28)域映射到gfc((24)2)域，并且在求逆之后，利用矩阵ma-1将经求逆的向量从gfc((24)2)往回映射到gfae(28)；并且非aes仿射变换电路被配置有映射函数，该映射函数包括在s-box的求逆之前乘以矩阵ma-1的乘法并包括在s-box的求逆之后乘以矩阵ma的乘法。
在示例4中，示例1或本文中的示例中的任一项的主题可以可选地包括：用于根据aes密码执行加密/解密的移位行电路、混合列电路和密钥加电路；并且其中用于为非aes密码电路执行s-box功能的电路包括用于旁路移位行电路、混合列电路和密钥加电路的电路。
在示例5中，示例3或本文中的示例中的任一项的主题可以可选地包括：通过s-box的aes加密路径，包括：将输入向量与矩阵ma相乘的第一加密操作，对结果求逆的第二加密操作，以及执行aes仿射变换、随后乘以矩阵ma-1的第三加密操作；通过s-box的aes解密路径，包括：将输入向量与矩阵ma相乘、随后是aes逆仿射变换的第一解密操作，对结果求逆的第二解密操作，以及执行乘以矩阵ma-1的第三解密操作；其中用于为非aes密码执行s-box功能的电路为了旁路s-box的aes变换和aes逆变换而包括通过s-box的路径，包括：第一加密操作，第二加密或解密操作，以及第三解密操作。
在示例6中，示例3或本文中的示例中的任一项的主题可以可选地包括其中：非aes仿射变换电路被配置有在aess-box的求逆之前的包括乘以矩阵乘积msma-1as1的乘法的映射函数和包括加上向量乘积msma-1*b1的加法的转换；并且非aes仿射变换电路被配置有在aess-box的求逆之后的包括乘以矩阵乘积mams-1as2的乘法的映射函数和包括加上向量b2的加法的转换。
在示例7中，示例1或本文中的示例中的任一项的主题可以可选地包括其中：非aes加密密码是sm4，其中域多项式s(x)为：s(x)＝(x8+x7+x6+x5+x4+x2+1)。
在示例8中，示例1或本文中的示例中的任一项的主题可以可选地包括其中：非aes加密密码是camellia，其中域多项式s(x)为：s(x)＝(x8+x6+x5+x3+1)。
在示例9中，示例1或本文中的示例中的任一项的主题可以可选地包括其中：装置被包含在可由中央处理单元(cpu)的指令集访问的cpu中。
在示例10中，示例1或本文中的示例中的任一项的主题可以可选地包括其中：装置被包含在对接到中央处理单元(cpu)的协处理器或其他设备中。
在示例11中，一种用于利用高级加密标准(aes)加速硬件来执行非aes密码操作的方法，包括：对非aes密码输入向量执行第一非aes仿射变换，其中第一非aes仿射变换是包括乘以矩阵as1的乘法的映射和包括加上向量bs1的加法的转换；将第一仿射变换之后的输入向量传递至用于aes加密密码的aes替换盒(s-box)，其中aess-box对输入向量执行求逆、随后对输入向量执行aes仿射变换，其中aes仿射变换使用由aes指定的映射矩阵和转换向量；旁路aess-box的aes仿射变换；以及对aess-box的求逆之后的输入向量执行第二非aes仿射变换，其中第二非aes仿射变换是包括乘以矩阵as2的乘法的映射和包括加上向量bs2的加法的转换。
在示例12中，示例11或本文中的示例中的任一项的主题可以可选地包括其中：用于非aes密码的仿射变换被定义为在被标注为gfs(28)的伽罗瓦扩展域中执行，该被标注为gfs(28)的伽罗瓦扩展域由所指定的8阶域多项式s(x)从gf2生成；aess-box在被标注为gfc((24)2)的复合伽罗瓦域中执行求逆操作，该被标注为gfc((24)2)的复合伽罗瓦域由所指定的2阶域多项式p(x)从基域gf(24)生成，该基域gf(24)由所指定的4阶域多项式r(x)从gf(2)生成；第一非aes仿射变换是包括将向量从gfs(28)映射到gfc((24)2)的乘以矩阵ms的乘法的映射；并且第二非aes仿射变换是包括将向量从gfc((24)2)映射到gfs(28)的乘以矩阵ms-1的乘法的映射。
在示例13中，示例11或本文中的示例中的任一项的主题可以可选地包括其中：用于aes密码的变换被定义为在被标注为gfae(28)的伽罗瓦扩展域中执行，其中gfae(28)域由所指定的8阶域多项式ae(x)从迦罗瓦域gf(2)生成，其中ae(x)＝(x8+x4+x3+x+1)；其中aess-box在求逆之前通过gf(2)中的乘法利用矩阵ma将向量从gfae(28)域映射到gfc((24)2)域，并且在求逆之后利用矩阵ma-1将经求逆的向量从gfc((24)2)往回映射到gfae(28)；第一非aes仿射变换是包括乘以矩阵ma-1的乘法的映射；并且第二非aes仿射变换是包括乘以矩阵ma的乘法的映射。
在示例14中，示例11或本文中的示例中的任一项的主题可以可选地包括其中：aes加速硬件包括用于根据aes密码执行加密/解密的移位行电路、混合列电路和密钥加电路，并且该方法进一步包括：当执行非aes密码操作时，旁路移位行电路、混合列电路和密钥加电路。
在示例15中，示例13或本文中的示例中的任一项的主题可以可选地包括其中：通过s-box的aes加密路径包括：将输入向量与矩阵ma相乘的第一加密操作，对结果求逆的第二加密操作，以及执行aes仿射变换、随后乘以矩阵ma-1的第三加密操作；通过s-box的aes解密路径包括：将输入向量与矩阵ma相乘、随后是aes逆仿射变换的第一解密操作，对结果求逆的第二解密操作，以及执行乘以矩阵ma-1的第三解密操作；并且该方法进一步包括：通过穿过包括第一加密操作、第二加密或解密操作以及第三解密操作的通过s-box的路径来旁路s-box的aes变换和aes逆变换。
在示例16中，示例13或本文中的示例中的任一项的主题可以可选地包括：利用包括乘以矩阵乘积msma-1as1的乘法的映射函数和利用包括加上向量乘积msma-1*b1的加法的转换函数来执行第一非aes仿射变换；以及在s-box的求逆之后，利用包括乘以矩阵乘积mams-1as2的乘法的映射函数和利用包括加上向量b2的加法的转换函数来执行第二非aes仿射变换。
在示例17中，示例13或本文中的示例中的任一项的主题可以可选地包括其中：非aes加密密码是sm4，其中域多项式s(x)为：
s(x)＝(x8+x7+x6+x5+x4+x2+1)。
在示例18中，示例13或本文中的示例中的任一项的主题可以可选地包括其中：非aes加密密码是camellia，其中域多项式s(x)为：
s(x)＝(x8+x6+x5+x3+1)。
在示例19中，一种计算机可读存储介质，包括指令，该指令使具有用于高级加密标准(aes)密码硬件加速的指令集的处理电路在该指令由处理电路执行时进行以下操作：对非aes密码输入向量执行第一非aes仿射变换，其中第一非aes仿射变换是包括乘以矩阵as1的乘法的映射和包括加上向量bs1的加法的转换；将第一非aes仿射变换之后的输入向量传递至用于aes加密密码的aes替换盒(s-box)，其中aess-box对输入向量执行求逆、随后对输入向量执行aes仿射变换，其中aes仿射变换使用由aes指定的映射矩阵和转换向量；旁路aess-box的aes仿射变换；以及对aess-box的求逆之后的输入向量执行第二非aes仿射变换，其中第二非aes仿射变换是包括乘以矩阵as2的乘法的映射和包括加上向量bs2的加法的转换。
在示例20中，示例19或本文中的示例中的任一项的主题可以可选地包括其中：用于非aes密码的仿射变换被定义为在被标注为gfs(28)的伽罗瓦扩展域中执行，该被标注为gfs(28)的伽罗瓦扩展域由所指定的8阶域多项式s(x)从gf(2)生成；aess-box在被标注为gfc((24)2)的复合伽罗瓦域中执行求逆操作，该被标注为gfc((24)2)的复合伽罗瓦域由所指定的2阶域多项式p(x)从基域gf(24)生成，该基域gf(24)由所指定的4阶域多项式r(x)从gf(2)生成；第一非aes仿射变换装置是包括将向量从gfs(28)映射到gfc((24)2)的乘以矩阵ms的乘法的映射；并且第二非aes仿射变换装置是包括将向量从gfc((24)2)映射到gfs(28)的乘以矩阵ms-1的乘法的映射。
在示例21中，示例19或本文中的示例中的任一项的主题可以可选地包括其中：用于aes密码的仿射变换被定义为在被标注为gfae(28)的伽罗瓦扩展域中执行，其中gfae(28)域由所指定的8阶域多项式ae(x)从迦罗瓦域gf(2)生成，其中ae(x)＝(x8+x4+x3+x+1)；aess-box在求逆之前通过gf(2)中的乘法利用矩阵ma将向量从gfae(28)域映射到gfc((24)2)域，并且在求逆之后利用矩阵ma-1将经求逆的向量从gfc((24)2)往回映射到gfae(28)；第一非aes仿射变换是包括乘以矩阵ma-1的乘法的映射；并且第二非aes仿射变换是包括乘以矩阵ma的乘法的映射。
在示例22中，示例19或本文中的示例中的任一项的主题可以可选地包括指令，用于进行以下操作：利用包括乘以矩阵乘积msma-1as1的乘法的映射函数和利用包括加上向量乘积msma-1*b1的加法的转换函数来执行第一非aes仿射变换；以及在s-box的求逆之后，利用包括乘以矩阵乘积mams-1as2的乘法的映射函数和利用包括加上向量b2的加法的转换函数来执行第二非aes仿射变换。
在示例23中，示例20或本文中的示例中的任一项的主题可以可选地包括其中：非aes加密密码是sm4，其中域多项式s(x)为：
s(x)＝(x8+x7+x6+x5+x4+x2+1)。
在示例24中，示例20或本文中的示例中的任一项的主题可以可选地包括其中：非aes加密密码是camellia，其中域多项式s(x)为：
s(x)＝(x8+x6+x5+x3+1)。
在示例25中，示例19或本文中的示例中的任一项的主题可以可选地包括其中：处理电路是具有用于aes硬件加速和仿射变换的指令集的中央处理单元(cpu)。
在示例26中，一种用于高级加密标准(aes)加速硬件来执行非aes密码操作的设备，包括：用于对非aes密码输入向量执行第一非aes仿射变换的装置，其中第一非aes仿射变换是包括乘以矩阵as1的乘法的映射和包括加上向量bs1的加法的转换；用于将第一非aes仿射变换之后的输入向量传递至用于aes加密密码的aes替换盒(s-box)的装置，其中aess-box对输入向量执行求逆、随后对输入向量执行aes仿射变换，其中aes仿射变换使用由aes指定的映射矩阵和转换向量；用于旁路aess-box的aes仿射变换的装置；以及，用于对aess-box的求逆之后的输入向量执行第二非aes仿射变换的装置，其中第二非aes仿射变换是包括乘以矩阵as2的映射和包括加上向量bs2的转换。
在示例27中，示例26或本文中的示例中的任一项的主题可以可选地包括其中：用于非aes密码的非aes仿射变换被定义为在被标注为gfs(28)的伽罗瓦扩展域中执行，该被标注为gfs(28)的伽罗瓦扩展域由所指定的8阶域多项式s(x)从gf(2)生成；aess-box在被标注为gfc((24)2)的复合伽罗瓦域中执行求逆操作，该被标注为gfc((24)2)的复合伽罗瓦域由所指定的2阶域多项式p(x)从基域gf(24)生成的，该基域gf(24)由所指定的4阶域多项式r(x)从gf(2)生成；第一非aes仿射变换是包括将向量从gfs(28)映射到gfc((24)2)的乘以矩阵ms的乘法的映射；并且第二非aes仿射变换是包括将向量从gfc((24)2)映射到gfs(28)的乘以矩阵ms-1的乘法的映射。
在示例28中，示例26或本文中的示例中的任一项的主题可以可选地包括其中：用于aes密码的仿射变换被定义为在被标注为gfae(28)的伽罗瓦扩展域中执行，其中gfae(28)域由所指定的8阶域多项式ae(x)从迦罗瓦域gf(2)生成，其中ae(x)＝(x8+x4+x3+x+1)；aess-box在求逆之前通过gf(2)中的乘法利用矩阵ma将向量从gfae(28)域映射到gfc((24)2)域，并且在求逆之后利用矩阵ma-1将经求逆的向量从gfc((24)2)往回映射到gfae(28)；第一非aes仿射变换是包括乘以矩阵ma-1的乘法的映射；并且第二非aes仿射变换是包括乘以矩阵ma的乘法的映射。
在示例29中，示例26或本文中的示例中的任一项的主题可以可选地包括其中：aes加速硬件包括用于根据aes密码执行加密/解密的移位行电路、混合列电路和密钥加电路，并且进一步包括用于当执行非aes密码操作时旁路移位行电路、混合列电路和密钥加电路的装置。
在示例30中，示例26或本文中的示例中的任一项的主题可以可选地包括其中：通过aess-box的aes加密路径包括：将输入向量与矩阵ma相乘的第一加密操作，对结果求逆的第二加密操作，以及执行aes仿射变换、随后乘以矩阵ma-1的第三加密操作；通过aess-box的aes解密路径包括：将输入向量与矩阵ma相乘、随后是aes逆仿射变换的第一解密操作，对结果求逆的第二解密操作，以及执行乘以矩阵ma-1的第三解密操作；并且该设备进一步包括用于通过穿过包括第一加密操作、第二加密或解密操作以及第三解密操作的通过s-box的路径来旁路s-box的aes仿射变换和aes逆变换的装置。
在示例31中，示例28或本文中的示例中的任一项的主题可以可选地包括：用于利用包括乘以矩阵乘积msma-1as1的乘法的映射函数和利用包括加上向量乘积msma-1*b1的加法的转换函数来执行第一非aes仿射变换的装置；以及用于在s-box的求逆之后利用包括乘以矩阵乘积mams-1as2的乘法的映射函数和利用包括加上向量b2的加法的转换函数来执行第二非aes仿射变换的装置。
在示例32中，示例26或本文中的示例中的任一项的主题可以可选地包括其中：非aes加密密码是sm4，其中域多项式s(x)为：
s(x)＝(x8+x7+x6+x5+x4+x2+1)。
在示例33中，示例26或本文中的示例中的任一项的主题可以可选地包括其中：非aes加密密码是camellia，其中域多项式s(x)为：
s(x)＝(x8+x6+x5+x3+1)。
在示例34中，一种计算机系统，包括：中央处理单元(cpu)和存储器；cpu总线，用于使cpu能与存储器通信；其中cpu具有用于高级加密标准(aes)和非aes密码硬件加速的扩展指令集，使得cpu对被包含在该扩展指令集内的指令的执行使cpu进行以下操作：对非aes密码输入向量执行第一非aes仿射变换，其中第一非aes仿射变换是包括乘以矩阵as1的乘法的映射和包括加上向量bs1的加法的转换；将第一非aes仿射变换之后的输入向量传递至用于aes加密密码的aes替换盒(s-box)，其中aess-box对输入向量执行求逆、随后对输入向量执行aes仿射变换，其中aes仿射变换使用由aes指定的映射矩阵和转换向量；旁路aess-box的aes仿射变换；以及对aess-box的求逆之后的输入向量执行第二非aes仿射变换，其中第二非aes仿射变换是包括乘以矩阵as2的乘法的映射和包括加上向量bs2的加法的转换。
在示例35中，示例34或本文中的示例中的任一项的主题可以可选地包括其中：用于非aes密码的仿射变换被定义为在被标注为gfs(28)的伽罗瓦扩展域中执行，该被标注为gfs(28)的伽罗瓦扩展域由所指定的8阶域多项式s(x)从gf(2)生成；aess-box在被标注为gfc((24)2)的复合伽罗瓦域中执行求逆操作，该被标注为gfc((24)2)的复合伽罗瓦域由所指定的2阶域多项式p(x)从基域gf(24)生成，该基域gf(24)由所指定的4阶域多项式r(x)从gf(2)生成；第一非aes仿射变换装置是包括将向量从gfs(28)映射到gfc((24)2)的乘以矩阵ms的乘法的映射；并且第二非aes仿射变换装置是包括将向量从gfc((24)2)映射到gfs(28)的乘以矩阵ms-1的乘法的映射。
在示例36中，示例34或本文中的示例中的任一项的主题可以可选地包括其中：用于aes密码的仿射变换被定义为在被标注为gfae(28)的伽罗瓦扩展域中执行，其中gfae(28)域由所指定的8阶域多项式ae(x)从伽罗瓦域gf(2)生成，其中ae(x)＝(x8+x4+x3+x+1)；aess-box在求逆之前通过gf(2)中的乘法利用矩阵ma将向量从gfae(28)域映射到gfc((24)2)域，并且在求逆之后利用矩阵ma-1将经求逆的向量从gfc((24)2)往回映射到gfae(28)；第一非aes仿射变换是包括乘以矩阵ma-1的乘法的映射；并且第二非aes仿射变换是包括乘以矩阵ma的乘法的映射。
在示例37中，示例34或本文中的示例中的任一项的主题可以可选地包括其中：扩展指令集进一步包括指令，该指令当被执行时使cpu进行以下操作：利用包括乘以矩阵乘积msma-1as1的乘法的映射函数和利用包括加上向量乘积msma-1*b1的加法的转换函数来执行第一非aes仿射变换；以及在s-box的求逆之后，利用包括乘以矩阵乘积mams-1as2的乘法的映射函数和利用包括加上向量b2的加法的转换函数来执行第二非aes仿射变换。
在示例38中，示例35或本文中的示例中的任一项的主题可以可选地包括其中：非aes加密密码是sm4，其中域多项式s(x)为：
s(x)＝(x8+x7+x6+x5+x4+x2+1)。
在示例39中，示例35或本文中的示例中的任一项的主题可以可选地包括其中：非aes加密密码是camellia，其中域多项式s(x)为：
s(x)＝(x8+x6+x5+x3+1)。
示例40是包括指令的至少一种机器可读介质，指令当被处理器执行时，使处理器执行操作以实现示例1至33中的任一项。
示例41是一种设备，包括用于实现示例1至33中的任一项的装置。
示例42是一种系统，用于实现示例1至33中的任一项。
示例43是一种方法，用于实现示例1至33中的任一项。
示例架构
以下讨论的附图详述用于实现上文的实施例的示例性架构和系统。在一些实施例中，上文所述的一个或多个硬件组件和/或指令如下文所详述地仿真，或实现为软件电路。
以上详述的指令的实施例可按“通用向量友好指令格式”来实现，其在下文详述。在其他实施例中，不利用此类格式，并且使用另一指令格式，然而，下文对于写掩码寄存器、各种数据变换(混合、广播等)、寻址等的描述一般适用于上文对(多条)指令的实施例的描述。另外，在下文中详述示例性系统、架构和流水线。上文中(多条)指令的实施例可在此类系统、架构和流水线上执行，但是不限于详述的那些系统、架构和流水线。
指令集可包括一种或多种指令格式。给定的指令格式可定义各种字段(例如，位的数量、位的位置)以指定将要执行的操作(例如，操作码)以及将对其执行该操作的(多个)操作数和/或(多个)其他数据字段(例如，掩码)，等等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，可将给定指令格式的指令模板定义为具有该指令格式的字段(所包括的字段通常按照相同顺序，但是至少一些字段具有不同的位的位置，因为较少的字段被包括)的不同子集，和/或定义为具有以不同方式进行解释的给定字段。由此，isa的每一条指令使用给定的指令格式(并且如果经定义，则按照该指令格式的指令模板中的给定的一个指令模板)来表达，并包括用于指定操作和操作数的字段。例如，示例性add(加法)指令具有特定的操作码和指令格式，该特定的指令格式包括用于指定该操作码的操作码字段和用于选择操作数(源1/目的地以及源2)的操作数字段；并且该add指令在指令流中出现将使得在操作数字段中具有选择特定操作数的特定的内容。已经推出和/或发布了被称为高级向量扩展(avx)(avx1和avx2)和利用向量扩展(vex)编码方案的simd扩展集(参见例如2014年9月的
示例性指令格式
本文中所描述的(多条)指令的实施例能以不同的格式体现。另外，在下文中详述示例性系统、架构和流水线。(多条)指令的实施例可在此类系统、架构和流水线上执行，但是不限于详述的那些系统、架构和流水线。
通用向量友好指令格式
向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量操作两者的实施例，但是替代实施例仅使用通过向量友好指令格式的向量操作。
图12a-图12b是图示根据本发明的实施例的通用向量友好指令格式及其指令模板的框图。图12a是图示根据本发明的实施例的通用向量友好指令格式及其a类指令模板的框图；而图12b是图示根据本发明的实施例的通用向量友好指令格式及其b类指令模板的框图。具体地，针对通用向量友好指令格式1000定义a类和b类指令模板，这两者都包括无存储器访问1005的指令模板和存储器访问1020的指令模板。在向量友好指令格式的上下文中的术语“通用”是指不束缚于任何特定指令集的指令格式。
尽管将描述其中向量友好指令格式支持以下情况的本发明的实施例：64字节向量操作数长度(或尺寸)与32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且由此，64字节向量由16个双字尺寸的元素组成，或者替代地由8个四字尺寸的元素组成)；64字节向量操作数长度(或尺寸)与16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；32字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；以及16字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)；但是替代实施例可支持更大、更小和/或不同的向量操作数尺寸(例如，256字节向量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16字节)数据元素宽度)。
图12a中的a类指令模板包括：1)在无存储器访问1005的指令模板内，示出无存储器访问的完全舍入控制型操作1010的指令模板、以及无存储器访问的数据变换型操作1015的指令模板；以及2)在存储器访问1020的指令模板内，示出存储器访问的时效性1025的指令模板和存储器访问的非时效性1030的指令模板。图12b中的b类指令模板包括：1)在无存储器访问1005的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作1012的指令模板以及无存储器访问的写掩码控制的vsize型操作1017的指令模板；以及2)在存储器访问1020的指令模板内，示出存储器访问的写掩码控制1027的指令模板。
通用向量友好指令格式1000包括以下列出的按照在图12a-12b中图示的顺序的如下字段。
格式字段1040——该字段中的特定值(指令格式标识符值)唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是任选的。
基础操作字段1042——其内容区分不同的基础操作。
寄存器索引字段1044——其内容直接或者通过地址生成来指定源或目的地操作数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从pxq(例如，32x512、16x128、32x1024、64x1024)寄存器堆中选择n个寄存器。尽管在一个实施例中n可多达三个源寄存器和一个目的地寄存器，但是替代实施例可支持更多或更少的源和目的地寄存器(例如，可支持多达两个源，其中这些源中的一个源还用作目的地；可支持多达三个源，其中这些源中的一个源还用作目的地；可支持多达两个源和一个目的地)。
修饰符(modifier)字段1046——其内容将指定存储器访问的以通用向量指令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；即在无存储器访问1005的指令模板与存储器访问1020的指令模板之间进行区分。存储器访问操作读取和/或写入到存储器层次(在一些情况下，使用寄存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代实施例可支持更多、更少或不同的方式来执行存储器地址计算。
扩充操作字段1050——其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是针对上下文的。在本发明的一个实施例中，该字段被分成类字段1068、α字段1052和β字段1054。扩充操作字段1050允许在单条指令而非2条、3条或4条指令中执行多组共同的操作。
比例字段1060——其内容允许用于存储器地址生成(例如，用于使用(2比例*索引+基址)的地址生成)的索引字段的内容的按比例缩放。
位移字段1062a——其内容用作存储器地址生成的一部分(例如，用于使用(2比例*索引+基址+位移)的地址生成)。
位移因数字段1062b(注意，位移字段1062a直接在位移因数字段1062b上的并置指示使用一个或另一个)——其内容用作地址生成的一部分；它指定将按比例缩放存储器访问的尺寸(n)的位移因数——其中n是存储器访问中的字节数量(例如，用于使用(2比例*索引+基址+按比例缩放的位移)的地址生成)。忽略冗余的低阶位，并且因此将位移因数字段的内容乘以存储器操作数总尺寸(n)以生成将在计算有效地址中使用的最终位移。n的值由处理器硬件在运行时基于完整操作码字段1074(稍后在本文中描述)和数据操纵字段1054c确定。位移字段1062a和位移因数字段1062b不用于无存储器访问1005的指令模板和/或不同的实施例可实现这两者中的仅一个或不实现这两者中的任一个，在这个意义上，位移字段1062a和位移因数字段1062b是任选的。
数据元素宽度字段1064——其内容区分将使用多个数据元素宽度中的哪一个(在一些实施例中用于所有指令；在其他实施例中只用于指令中的一些指令)。如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度，则该字段是不需要的，在这个意义上，该字段是任选的。
写掩码字段1070——其内容逐数据元素位置地控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。a类指令模板支持合并-写掩蔽，而b类指令模板支持合并-写掩蔽和归零-写掩蔽两者。当合并时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间保护目的地中的任何元素集免于更新；在另一实施例中，保持其中对应掩码位具有0的目的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间使目的地中的任何元素集归零；在一个实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制正被执行的操作的向量长度的能力(即，从第一个到最后一个正被修改的元素的跨度)，然而，被修改的元素不一定要是连续的。由此，写掩码字段1070允许部分向量操作，这包括加载、存储、算术、逻辑等。尽管描述了其中写掩码字段1070的内容选择了多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器(并且由此，写掩码字段1070的内容间接地标识要执行的掩蔽)的本发明的实施例，但是替代实施例替代地或附加地允许掩码写字段1070的内容直接指定要执行的掩蔽。
立即数字段1072——其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个意义上，该字段是任选的。
类字段1068——其内容在不同类的指令之间进行区分。参考图12a-图12b，该字段的内容在a类和b类指令之间进行选择。在图12a-图12b中，圆角方形用于指示特定的值存在于字段中(例如，在图12a-图12b中分别用于类字段1068的a类1068a和b类1068b)。
a类指令模板
在a类非存储器访问1005的指令模板的情况下，α字段1052被解释为其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的舍入型操作1010和无存储器访问的数据变换型操作1015的指令模板分别指定舍入1052a.1和数据变换1052a.2)的rs字段1052a，而β字段1054区分要执行所指定类型的操作中的哪一种。在无存储器访问1005的指令模板中，比例字段1060、位移字段1062a和位移比例字段1062b不存在。
无存储器访问的指令模板——完全舍入控制型操作
在无存储器访问的完全舍入控制型操作1010的指令模板中，β字段1054被解释为其(多个)内容提供静态舍入的舍入控制字段1054a。尽管在本发明的所述实施例中舍入控制字段1054a包括抑制所有浮点异常(sae)字段1056和舍入操作控制字段1058，但是替代实施例可支持这两个概念，可将这两个概念编码为同一字段，或仅具有这些概念/字段中的一个或另一个(例如，可仅具有舍入操作控制字段1058)。
sae字段1056——其内容区分是否禁用异常事件报告；当sae字段1056的内容指示启用抑制时，给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序。
舍入操作控制字段1058——其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段1058允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段1050的内容覆盖(override)该寄存器值。
无存储器访问的指令模板－数据变换型操作
在无存储器访问的数据变换型操作1015的指令模板中，β字段1054被解释为数据变换字段1054b，其内容区分要执行多个数据变换中的哪一个(例如，无数据变换、混合、广播)。
在a类存储器访问1020的指令模板的情况下，α字段1052被解释为驱逐提示字段1052b，其内容区分要使用驱逐提示中的哪一个(在图12a中，对于存储器访问时效性1025的指令模板和存储器访问非时效性1030的指令模板分别指定时效性的1052b.1和非时效性的1052b.2)，而β字段1054被解释为数据操纵字段1054c，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换以及目的地的向下转换)。存储器访问1020的指令模板包括比例字段1060，并任选地包括位移字段1062a或位移比例字段1062b。
向量存储器指令使用转换支持来执行来自存储器的向量加载以及向存储器的向量存储。如同寻常的向量指令，向量存储器指令以数据元素式的方式从/向存储器传输数据，其中实际被传输的元素由被选为写掩码的向量掩码的内容规定。
存储器访问的指令模板——时效性的
时效性的数据是可能足够快地被重新使用以从高速缓存操作受益的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。
存储器访问的指令模板——非时效性的
非时效性的数据是不太可能足够快地被重新使用以从第一级高速缓存中的高速缓存操作受益且应当被给予驱逐优先级的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。
b类指令模板
在b类指令模板的情况下，α字段1052被解释为写掩码控制(z)字段1052c，其内容区分由写掩码字段1070控制的写掩蔽应当是合并还是归零。
在b类非存储器访问1005的指令模板的情况下，β字段1054的一部分被解释为rl字段1057a，其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的写掩码控制部分舍入控制类型操作1012的指令模板和无存储器访问的写掩码控制vsize型操作1017的指令模板分别指定舍入1057a.1和向量长度(vsize)1057a.2)，而β字段1054的其余部分区分要执行所指定类型的操作中的哪一种。在无存储器访问1005的指令模板中，比例字段1060、位移字段1062a和位移比例字段1062b不存在。
在无存储器访问的写掩码控制部分舍入控制型操作1010的指令模板中，β字段1054的其余部分被解释为舍入操作字段1059a，并且禁用异常事件报告(给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序)。
舍入操作控制字段1059a——正如舍入操作控制字段1058，其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段1059a允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段1050的内容覆盖该寄存器值。
在无存储器访问的写掩码控制vsize型操作1017的指令模板中，β字段1054的其余部分被解释为向量长度字段1059b，其内容区分要执行多个数据向量长度中的哪一个(例如，128字节、256字节或512字节)。
在b类存储器访问1020的指令模板的情况下，β字段1054的一部分被解释为广播字段1057b，其内容区分是否要执行广播型数据操纵操作，而β字段1054的其余部分被解释为向量长度字段1059b。存储器访问1020的指令模板包括比例字段1060，并任选地包括位移字段1062a或位移比例字段1062b。
针对通用向量友好指令格式1000，示出完整操作码字段1074包括格式字段1040、基础操作字段1042和数据元素宽度字段1064。尽管示出了其中完整操作码字段1074包括所有这些字段的一个实施例，但是在不支持所有这些字段的实施例中，完整操作码字段1074包括少于所有的这些字段。完整操作码字段1074提供操作代码(操作码)。
扩充操作字段1050、数据元素宽度字段1064和写掩码字段1070允许逐指令地以通用向量友好指令格式指定这些特征。
写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。
在a类和b类内出现的各种指令模板在不同的情形下是有益的。在本发明的一些实施例中，不同处理器或处理器内的不同核可支持仅a类、仅b类、或者可支持这两类。举例而言，旨在用于通用计算的高性能通用乱序核可仅支持b类，旨在主要用于图形和/或科学(吞吐量)计算的核可仅支持a类，并且旨在用于通用计算和图形和/或科学(吞吐量)计算两者的核可支持a类和b类两者(当然，具有来自这两类的模板和指令的一些混合、但是并非来自这两类的所有模板和指令的核在本发明的范围内)。同样，单个处理器可包括多个核，这多个核全部都支持相同的类，或者其中不同的核支持不同的类。举例而言，在具有单独的图形核和通用核的处理器中，图形核中的旨在主要用于图形和/或科学计算的一个核可仅支持a类，而通用核中的一个或多个可以是具有旨在用于通用计算的仅支持b类的乱序执行和寄存器重命名的高性能通用核。不具有单独的图形核的另一处理器可包括既支持a类又支持b类的一个或多个通用有序或乱序核。当然，在本发明的不同实施例中，来自一类的特征也可在其他类中实现。将使以高级语言编写的程序成为(例如，及时编译或静态编译)各种不同的可执行形式，这些可执行形式包括：1)仅具有由用于执行的目标处理器支持的(多个)类的指令的形式；或者2)具有替代例程并具有控制流代码的形式，该替代例程使用所有类的指令的不同组合来编写，该控制流代码选择这些例程以基于由当前正在执行代码的处理器支持的指令来执行。
示例性专用向量友好指令格式
图13a是图示根据本发明的实施例的示例性专用向量友好指令格式的框图。图13a示出专用向量友好指令格式1100，其指定各字段的位置、尺寸、解释和次序、以及那些字段中的一些字段的值，在这个意义上，该专用向量友好指令格式1100是专用的。专用向量友好指令格式1100可用于扩展x86指令集，并且由此字段中的一些字段与如在现有的x86指令集及其扩展(例如，avx)中所使用的那些字段类似或相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、modr/m字段、sib字段、位移字段和立即数字段一致。图示来自图12a-图12b的字段，来自图13a-图13d的字段映射到来自图12a-图12b的字段。
应当理解，虽然出于说明的目的在通用向量友好指令格式1000的上下文中参考专用向量友好指令格式1100描述了本发明的实施例，但是本发明不限于专用向量友好指令格式1100，除非另有声明。例如，通用向量友好指令格式1000构想了各种字段的各种可能的尺寸，而专用向量友好指令格式1100示出为具有特定尺寸的字段。作为具体示例，尽管在专用向量友好指令格式1100中数据元素宽度字段1064被图示为一位字段，但是本发明不限于此(即，通用向量友好指令格式1000构想数据元素宽度字段1064的其他尺寸)。
通用向量友好指令格式1000包括以下列出的按照图13a中图示的顺序的如下字段。
evex前缀(字节0-3)1102——以四字节形式进行编码。
格式字段1040(evex字节0，位[7:0])——第一字节(evex字节0)是格式字段1040，并且它包含0x62(在本发明的一个实施例中，为用于区分向量友好指令格式的唯一值)。
第二－第四字节(evex字节1-3)包括提供专用能力的多个位字段。
rex字段1105(evex字节1，位[7-5])——由evex.r位字段(evex字节1，位[7]–r)、evex.x位字段(evex字节1，位[6]–x)以及(1057bex字节1，位[5]–b)组成。evex.r、evex.x和evex.b位字段提供与对应的vex位字段相同的功能，并且使用1补码的形式进行编码，即zmm0被编码为1111b，zmm15被编码为0000b。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx和bbb)进行编码，由此可通过增加evex.r、evex.x和evex.b来形成rrrr、xxxx和bbbb。
rex’字段1010——这是rex’字段1010的第一部分，并且是用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的evex.r’位字段(evex字节1，位[4]–r’)。在本发明的一个实施例中，该位与以下指示的其他位一起以位反转的格式存储以(在公知x86的32位模式下)与bound指令进行区分，该bound指令的实操作码字节是62，但是在modr/m字段(在下文中描述)中不接受mod字段中的值11；本发明的替代实施例不以反转的格式存储该指示的位以及以下其他指示的位。值1用于对较低16个寄存器进行编码。换句话说，通过组合evex.r’、evex.r以及来自其他字段的其他rrr来形成r’rrrr。
操作码映射字段1115(evex字节1，位[3:0]–mmmm)——其内容对隐含的前导操作码字节(0f、0f38或0f3)进行编码。
数据元素宽度字段1064(evex字节2，位[7]–w)——由记号evex.w表示。evex.w用于定义数据类型(32位数据元素或64位数据元素)的粒度(尺寸)。
evex.vvvv1120(evex字节2，位[6:3]-vvvv)——evex.vvvv的作用可包括如下：1)evex.vvvv对以反转(1补码)形式指定的第一源寄存器操作数进行编码，并且对具有两个或更多个源操作数的指令有效；2)evex.vvvv对针对特定向量位移以1补码的形式指定的目的地寄存器操作数进行编码；或者3)evex.vvvv不对任何操作数进行编码，该字段被预留，并且应当包含1111b。由此，evex.vvvv字段1120对以反转(1补码)的形式存储的第一源寄存器指定符的4个低阶位进行编码。取决于该指令，额外不同的evex位字段用于将指定符尺寸扩展到32个寄存器。
evex.u1068类字段(evex字节2，位[2]-u)——如果evex.u＝0，则它指示a类或evex.u0；如果evex.u＝1，则它指示b类或evex.u1。
前缀编码字段1125(evex字节2，位[1:0]-pp)——提供了用于基础操作字段的附加位。除了对以evex前缀格式的传统sse指令提供支持以外，这也具有压缩simd前缀的益处(evex前缀仅需要2位，而不是需要字节来表达simd前缀)。在一个实施例中，为了支持使用以传统格式和以evex前缀格式两者的simd前缀(66h、f2h、f3h)的传统sse指令，将这些传统simd前缀编码成simd前缀编码字段；并且在运行时在被提供给解码器的pla之前被扩展成传统simd前缀(因此，在无需修改的情况下，pla既可执行传统格式的这些传统指令又可执行evex格式的这些传统指令)。虽然较新的指令可将evex前缀编码字段的内容直接用作操作码扩展，但是为了一致性，特定实施例以类似的方式扩展，但允许由这些传统simd前缀指定的不同含义。替代实施例可重新设计pla以支持2位simd前缀编码，并且由此不需要扩展。
α字段1052(evex字节3，位[7]–eh，也称为evex.eh、evex.rs、evex.rl、evex.写掩码控制、以及evex.n；也以α图示)——如先前所述，该字段是针对上下文的。
β字段1054(evex字节3，位[6:4]-sss，也称为evex.s2-0、evex.r2-0、evex.rr1、evex.ll0、evex.llb，还以βββ图示)——如前所述，此字段是针对上下文的。
rex’字段1010——这是rex’字段的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的evex.v’位字段(evex字节3，位[3]–v’)。该位以位反转的格式存储。值1用于对较低16个寄存器进行编码。换句话说，通过组合evex.v’、evex.vvvv来形成v’vvvv。
写掩码字段1070(evex字节3，位[2:0]-kkk)——其内容指定写掩码寄存器中的寄存器的索引，如先前所述。在本发明的一个实施例中，特定值evex.kkk＝000具有暗示没有写掩码用于特定指令的特殊行为(这能以各种方式实现，包括使用硬连线到所有对象的写掩码或绕过掩蔽硬件的硬件来实现)。
实操作码字段1130(字节4)还被称为操作码字节。操作码的一部分在该字段中被指定。
modr/m字段1140(字节5)包括mod字段1142、reg字段1144和r/m字段1146。如先前所述的，mod字段1142的内容将存储器访问操作和非存储器访问操作区分开。reg字段1144的作用可被归结为两种情形：对目的地寄存器操作数或源寄存器操作数进行编码；或者被视为操作码扩展，并且不用于对任何指令操作数进行编码。r/m字段1146的作用可包括如下：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。
比例、索引、基址(sib)字节(字节6)——如先前所述的，比例字段1050的内容用于存储器地址生成。sib.xxx1154和sib.bbb1156——先前已经针对寄存器索引xxxx和bbbb提及了这些字段的内容。
位移字段1062a(字节7-10)——当mod字段1142包含10时，字节7-10是位移字段1062a，并且它与传统32位位移(disp32)一样地工作，并且以字节粒度工作。
位移因数字段1062b(字节7)——当mod字段1142包含01时，字节7是位移因数字段1062b。该字段的位置与以字节粒度工作的传统x86指令集8位位移(disp8)的位置相同。由于disp8是符号扩展的，因此它仅能在-128和127字节偏移之间寻址；在64字节高速缓存行的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8位；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段1062b是disp8的重新解释；当使用位移因数字段1062b时，通过将位移因数字段的内容乘以存储器操作数访问的尺寸(n)来确定实际位移。该类型的位移被称为disp8*n。这减小了平均指令长度(单个字节用于位移，但具有大得多的范围)。此类经压缩的位移基于有效位移是存储器访问的粒度的倍数的假设，并且由此地址偏移的冗余低阶位不需要被编码。换句话说，位移因数字段1062b替代传统x86指令集8位位移。由此，位移因数字段1062b以与x86指令集8位位移相同的方式被编码(因此，在modrm/sib编码规则中没有变化)，唯一的不同在于，将disp8超载至disp8*n。换句话说，在编码规则或编码长度方面没有变化，而仅在有硬件对位移值的解释方面有变化(这需要将位移按比例缩放存储器操作数的尺寸以获得字节式地址偏移)。立即数字段1072如先前所述地操作。
完整操作码字段
图13b是图示根据本发明的一个实施例的构成完整操作码字段1074的具有专用向量友好指令格式1100的字段的框图。具体地，完整操作码字段1074包括格式字段1040、基础操作字段1042和数据元素宽度(w)字段1064。基础操作字段1042包括前缀编码字段1125、操作码映射字段1115和实操作码字段1130。
寄存器索引字段
图13c是图示根据本发明的一个实施例的构成寄存器索引字段1044的具有专用向量友好指令格式1100的字段的框图。具体地，寄存器索引字段1044包括rex字段1105、rex’字段1110、modr/m.reg字段1144、modr/m.r/m字段1146、vvvv字段1120、xxx字段1154和bbb字段1156。
扩充操作字段
图13d是图示根据本发明的一个实施例的构成扩充操作字段1050的具有专用向量友好指令格式1100的字段的框图。当类(u)字段1068包含0时，它表明evex.u0(a类1068a)；当它包含1时，它表明evex.u1(b类1068b)。当u＝0且mod字段1142包含11(表明无存储器访问操作)时，α字段1052(evex字节3，位[7]–eh)被解释为rs字段1052a。当rs字段1052a包含1(舍入1052a.1)时，β字段1054(evex字节3，位[6:4]–sss)被解释为舍入控制字段1054a。舍入控制字段1054a包括一位sae字段1056和两位舍入操作字段1058。当rs字段1052a包含0(数据变换1052a.2)时，β字段1054(evex字节3，位[6:4]–sss)被解释为三位数据变换字段1054b。当u＝0且mod字段1142包含00、01或10(表明存储器访问操作)时，α字段1052(evex字节3，位[7]–eh)被解释为驱逐提示(eh)字段1052b，并且β字段1054(evex字节3，位[6:4]–sss)被解释为三位数据操纵字段1054c。
当u＝1时，α字段1052(evex字节3，位[7]–eh)被解释为写掩码控制(z)字段1052c。当u＝1且mod字段1142包含11(表明无存储器访问操作)时，β字段1054的一部分(evex字节3，位[4]–s0)被解释为rl字段1057a；当它包含1(舍入1057a.1)时，β字段1054的其余部分(evex字节3，位[6-5]–s2-1)被解释为舍入操作字段1059a，而当rl字段1057a包含0(vsize1057.a2)时，β字段1054的其余部分(evex字节3，位[6-5]-s2-1)被解释为向量长度字段1059b(evex字节3，位[6-5]–l1-0)。当u＝1且mod字段1142包含00、01或10(表明存储器访问操作)时，β字段1054(evex字节3，位[6:4]–sss)被解释为向量长度字段1059b(evex字节3，位[6-5]–l1-0)和广播字段1057b(evex字节3，位[4]–b)。
示例性寄存器架构
图14是根据本发明的一个实施例的寄存器架构1200的框图。在所图示的实施例中，有32个512位宽的向量寄存器1210；这些寄存器被引用为zmm0到zmm31。较低的16个zmm寄存器的较低阶256个位覆盖(overlay)在寄存器ymm0-16上。较低的16个zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmm0-15上。专用向量友好指令格式1100对这些被覆盖的寄存器堆操作，如在以下表格中所图示。
换句话说，向量长度字段1059b在最大长度与一个或多个其他较短长度之间进行选择，其中每一个此类较短长度是前一长度的一半，并且不具有向量长度字段1059b的指令模板在最大向量长度上操作。此外，在一个实施例中，专用向量友好指令格式1100的b类指令模板对紧缩或标量单/双精度浮点数据以及紧缩或标量整数数据操作。标量操作是对zmm/ymm/xmm寄存器中的最低阶数据元素位置执行的操作；取决于实施例，较高阶数据元素位置要么保持与在指令之前相同，要么归零。
写掩码寄存器1215——在所图示的实施例中，存在8个写掩码寄存器(k0至k7)，每一写掩码寄存器的尺寸是64位。在替代实施例中，写掩码寄存器1215的尺寸是16位。如先前所述，在本发明的一个实施例中，向量掩码寄存器k0无法用作写掩码；当将正常指示k0的编码用作写掩码时，它选择硬连线的写掩码0xffff，从而有效地禁止写掩蔽用于那条指令。
通用寄存器1225——在所示出的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用以对存储器操作数寻址。这些寄存器通过名称rax、rbx、rcx、rdx、rbp、rsi、rdi、rsp以及r8到r15来引用。
标量浮点栈寄存器堆(x87栈)1245，在其上面重叠了mmx紧缩整数平坦寄存器堆1250——在所图示的实施例中，x87栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点操作的八元素栈；而使用mmx寄存器来对64位紧缩整数数据执行操作，以及为在mmx与xmm寄存器之间执行的一些操作保存操作数。
本发明的替代实施例可以使用更宽的或更窄的寄存器。另外，本发明的替代实施例可以使用更多、更少或不同的寄存器堆和寄存器。
示例性核架构、处理器和计算机架构
处理器核能以不同方式、出于不同的目的、在不同的处理器中实现。例如，此类核的实现可以包括：1)旨在用于通用计算的通用有序核；2)旨在用于通用计算的高性能通用乱序核；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：1)cpu，其包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用乱序核；以及2)协处理器，其包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核。此类不同的处理器导致不同的计算机系统架构，这些计算机系统架构可包括：1)在与cpu分开的芯片上的协处理器；2)在与cpu相同的封装中但在分开的管芯上的协处理器；3)与cpu在相同管芯上的协处理器(在该情况下，此类协处理器有时被称为专用逻辑或被称为专用核，该专用逻辑诸如，集成图形和/或科学(吞吐量)逻辑)；以及4)芯片上系统，其可以将所描述的cpu(有时被称为(多个)应用核或(多个)应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上。接着描述示例性核架构，随后描述示例性处理器和计算机架构。
示例性核架构
有序和乱序核框图
图15a是图示根据本发明的各实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线的框图。图15b是示出根据本发明的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核的框图。图15a-图15b中的实线框图示有序流水线和有序核，而虚线框的任选增加图示寄存器重命名的、乱序发布/执行流水线和核。考虑到有序方面是乱序方面的子集，将描述乱序方面。
在图15a中，处理器流水线1300包括取出级1302、长度解码级1304、解码级1306、分配级1308、重命名级1310、调度(也被称为分派或发布)级1312、寄存器读取/存储器读取级1314、执行级1316、写回/存储器写入级1318、异常处置级1322和提交级1324。
图15b示出处理器核1390，该处理器核1390包括前端单元1330，该前端单元1330耦合到执行引擎单元1350，并且前端单元1330和执行引擎单元1350两者都耦合到存储器单元1370。核1390可以是精简指令集计算(risc)核、复杂指令集计算(cisc)核、超长指令字(vliw)核、或混合或替代的核类型。作为又一选项，核1390可以是专用核，诸如例如，网络或通信核、压缩引擎、协处理器核、通用计算图形处理单元(gpgpu)核、图形核，等等。
前端单元1330包括分支预测单元1332，该分支预测单元1332耦合到指令高速缓存单元1334，该指令高速缓存单元1334耦合到指令转换后备缓冲器(tlb)1336，该指令转换后备缓冲器1336耦合到指令取出单元1338，该指令取出单元1338耦合到解码单元1340。解码单元1340(或解码器)可对指令解码，并且生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元1340可使用各种不同的机制来实现。合适机制的示例包括但不限于，查找表、硬件实现、可编程逻辑阵列(pla)、微代码只读存储器(rom)等。在一个实施例中，核1390包括存储用于某些宏指令的微代码的微代码rom或其他介质(例如，在解码单元1340中，或以其他方式在前端单元1330内)。解码单元1340耦合到执行引擎单元1350中的重命名/分配器单元1352。
执行引擎单元1350包括重命名/分配器单元1352，该重命名/分配器单元1352耦合到引退单元1354和一个或多个调度器单元的集合1356。(多个)调度器单元1356表示任何数量的不同调度器，包括预留站、中央指令窗等。(多个)调度器单元1356耦合到(多个)物理寄存器堆单元1358。(多个)物理寄存器堆单元1358中的每一个物理寄存器堆单元表示一个或多个物理寄存器堆，其中不同的物理寄存器堆存储一种或多种不同的数据类型，诸如，标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点，状态(例如，作为要执行的下一条指令的地址的指令指针)等等。在一个实施例中，(多个)物理寄存器堆单元1358包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器和通用寄存器。(多个)物理寄存器堆单元1358由引退单元1354重叠，以图示可实现寄存器重命名和乱序执行的各种方式(例如，使用(多个)重排序缓冲器和(多个)引退寄存器堆；使用(多个)未来文件、(多个)历史缓冲器、(多个)引退寄存器堆；使用寄存器映射和寄存器池，等等)。引退单元1354和(多个)物理寄存器堆单元1358耦合到(多个)执行集群1360。(多个)执行集群1360包括一个或多个执行单元的集合1362以及一个或多个存储器访问单元的集合1364。执行单元1362可执行各种操作(例如，移位、加法、减法、乘法)并可对各种数据类型(例如，标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点)执行。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但是其他实施例可包括仅一个执行单元或全都执行所有功能的多个执行单元。(多个)调度器单元1356、(多个)物理寄存器堆单元1358和(多个)执行集群1360示出为可能有多个，因为某些实施例为某些类型的数据/操作创建分开的流水线(例如，标量整数流水线、标量浮点/紧缩整数/紧缩浮点/向量整数/向量浮点流水线，和/或各自具有其自身的调度器单元、(多个)物理寄存器堆单元和/或执行集群的存储器访问流水线——并且在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行集群具有(多个)存储器访问单元1364的某些实施例)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以是乱序发布/执行，并且其余流水线可以是有序的。
存储器访问单元的集合1364耦合到存储器单元1370，该存储器单元1370包括数据tlb单元1372，该数据tlb单元1372耦合到数据高速缓存单元1374，该数据高速缓存单元1374耦合到第二级(l2)高速缓存单元1376。在一个示例性实施例中，存储器访问单元1364可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合到存储器单元1370中的数据tlb单元1372。指令高速缓存单元1334还耦合到存储器单元1370中的第二级(l2)高速缓存单元1376。l2高速缓存单元1376耦合到一个或多个其他级别的高速缓存，并最终耦合到主存储器。
作为示例，示例性寄存器重命名的乱序发布/执行核架构可如下所述地实现流水线1300：1)指令取出1338执行取出级1302和长度解码级1304；2)解码单元1340执行解码级1306；3)重命名/分配器单元1352执行分配级1308和重命名级1310；4)(多个)调度器单元1356执行调度级1312；5)(多个)物理寄存器堆单元1358和存储器单元1370执行寄存器读取/存储器读取级1314；执行集群1360执行执行级1316；6)存储器单元1370和(多个)物理寄存器堆单元1358执行写回/存储器写入级1318；7)各单元可牵涉到异常处置级1322；以及8)引退单元1354和(多个)物理寄存器堆单元1358执行提交级1324。
核1390可支持一个或多个指令集(例如，x86指令集(具有已与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的mips技术公司的mips指令集；加利福尼亚州桑尼维尔市的arm控股公司的arm指令集(具有诸如neon的任选的附加扩展))，其中包括本文中描述的(多条)指令。在一个实施例中，核1390包括用于支持紧缩数据指令集扩展(例如，avx1、avx2)的逻辑，由此允许使用紧缩数据来执行由许多多媒体应用使用的操作。
应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，各种方式包括时分多线程化、同时多线程化(其中单个物理核为物理核正在同时多线程化的线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后的诸如
尽管在乱序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所图示的处理器的实施例还包括分开的指令和数据高速缓存单元1334/1374以及共享的l2高速缓存单元1376，但是替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如，第一级(l1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。
具体的示例性有序核架构
图16a-图16b图示更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块(包括相同类型和/或不同类型的其他核)中的一个逻辑块。取决于应用，逻辑块通过高带宽互连网络(例如，环形网络)与一些固定的功能逻辑、存储器i/o接口和其他必要的i/o逻辑进行通信。
图16a是根据本发明的实施例的单个处理器核以及它至管芯上互连网络1402的连接及其第二级(l2)高速缓存的本地子集1404的框图。在一个实施例中，指令解码器1400支持具有紧缩数据指令集扩展的x86指令集。l1高速缓存1406允许对进入标量和向量单元中的、对高速缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计)，标量单元1408和向量单元1410使用分开的寄存器集合(分别为标量寄存器1412和向量寄存器1414)，并且在这些寄存器之间传输的数据被写入到存储器，并随后从第一级(l1)高速缓存1406读回，但是本发明的替代实施例可以使用不同的方法(例如，使用单个寄存器集合或包括允许数据在这两个寄存器堆之间传输而无需被写入和读回的通信路径)。
l2高速缓存的本地子集1404是全局l2高速缓存的一部分，该全局l2高速缓存被划分成多个分开的本地子集，每个处理器核一个本地子集。每个处理器核具有到其自身的l2高速缓存的本地子集1404的直接访问路径。由处理器核读取的数据被存储在其l2高速缓存子集1404中，并且可以与其他处理器核访问其自身的本地l2高速缓存子集并行地被快速访问。由处理器核写入的数据被存储在其自身的l2高速缓存子集1404中，并在必要的情况下从其他子集转储清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、l2高速缓存和其他逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向1012位宽。
图16b是根据本发明的实施例的图16a中的处理器核的一部分的展开图。图16b包括l1高速缓存1404的l1数据高速缓存1406a部分，以及关于向量单元1410和向量寄存器1414的更多细节。具体地，向量单元1410是16宽向量处理单元(vpu)(见16宽alu1428)，该单元执行整数、单精度浮点以及双精度浮点指令中的一个或多个。该vpu通过混合单元1420支持对寄存器输入的混合，通过数值转换单元1422a-b支持数值转换，并且通过复制单元1424支持对存储器输入的复制。写掩码寄存器1426允许预测所得的向量写入。
图17是根据本发明的实施例的可具有多于一个的核、可具有集成存储器控制器、以及可具有集成图形器件的处理器1500的框图。图17中的实线框图示具有单个核1502a、系统代理1510、一个或多个总线控制器单元的集合1516的处理器1500，而虚线框的任选增加图示具有多个核1502a-n、系统代理单元1510中的一个或多个集成存储器控制器单元的集合1514以及专用逻辑1508的替代处理器1500。
因此，处理器1500的不同实现可包括：1)cpu，其中专用逻辑1508是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核1502a-n是一个或多个通用核(例如，通用有序核、通用乱序核、这两者的组合)；2)协处理器，其中核1502a-n是旨在主要用于图形和/或科学(吞吐量)的大量专用核；以及3)协处理器，其中核1502a-n是大量通用有序核。因此，处理器1500可以是通用处理器、协处理器或专用处理器，诸如例如，网络或通信处理器、压缩引擎、图形处理器、gpgpu(通用图形处理单元)、高吞吐量的集成众核(mic)协处理器(包括30个或更多核)、嵌入式处理器，等等。该处理器可以被实现在一个或多个芯片上。处理器1500可以是一个或多个基板的一部分，和/或可使用多种工艺技术(诸如例如，bicmos、cmos、或nmos)中的任何技术被实现在一个或多个基板上。
存储器层次结构包括核内的一个或多个级别的高速缓存1504a-n、一个或多个共享高速缓存单元的集合1506、以及耦合到集成存储器控制器单元的集合1514的外部存储器(未示出)。共享高速缓存单元的集合1506可包括一个或多个中间级别的高速缓存，诸如，第二级(l2)、第三级(l3)、第四级(l4)或其他级别的高速缓存、末级高速缓存(llc)和/或以上各项的组合。虽然在一个实施例中，基于环的互连单元1512将集成图形逻辑1508、共享高速缓存单元的集合1506以及系统代理单元1510/(多个)集成存储器控制器单元1514互连，但是替代实施例可使用任何数量的公知技术来互连此类单元。在一个实施例中，在一个或多个高速缓存单元1506与核1502a-n之间维持一致性。
在一些实施例中，一个或多个核1502a-n能够实现多线程化。系统代理1510包括协调和操作核1502a-n的那些部件。系统代理单元1510可包括例如功率控制单元(pcu)和显示单元。pcu可以是对核1502a-n以及集成图形逻辑1508的功率状态进行调节所需的逻辑和部件，或可包括这些逻辑和部件。显示单元用于驱动一个或多个外部连接的显示器。
核1502a-n在架构指令集方面可以是同构的或异构的；即，核1502a-n中的两个或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指令集的仅仅子集或不同的指令集。
示例性计算机架构
图18-20是示例性计算机架构的框图。本领域中已知的对膝上型设备、台式机、手持pc、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(dsp)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够包含如本文中所公开的处理器和/或其他执行逻辑的各种各样的系统或电子设备一般都是合适的。
现在参考图18，所示出的是根据本发明一个实施例的系统1600的框图。系统1600可以包括一个或多个处理器1610、1615，这些处理器耦合到控制器中枢1620。在一个实施例中，控制器中枢1620包括图形存储器控制器中枢(gmch)1690和输入/输出中枢(ioh)1650(其可以在分开的芯片上)；gmch1690包括存储器和图形控制器，存储器1640和协处理器1645耦合到该存储器和图形控制器；ioh1650将输入/输出(i/o)设备1660耦合到gmch1690。或者，存储器和图形控制器中的一个或这两者被集成在(如本文中所描述的)处理器内，存储器1640和协处理器1645直接耦合到处理器1610，并且控制器中枢1620与ioh1650处于单个芯片中。
附加的处理器1615的任选性在图18中通过虚线来表示。每一处理器1610、1615可包括本文中描述的处理核中的一个或多个，并且可以是处理器1500的某一版本。
存储器1640可以是例如动态随机存取存储器(dram)、相变存储器(pcm)或这两者的组合。对于至少一个实施例，控制器中枢1620经由诸如前端总线(fsb)之类的多分支总线、诸如快速路径互连(qpi)之类的点对点接口、或者类似的连接1695来与(多个)处理器1610、1615进行通信。
在一个实施例中，协处理器1645是专用处理器，诸如例如，高吞吐量mic处理器、网络或通信处理器、压缩引擎、图形处理器、gpgpu、嵌入式处理器，等等。在一个实施例中，控制器中枢1620可以包括集成图形加速器。
在物理资源1610、1615之间可以存在包括架构、微架构、热、功耗特性等一系列品质度量方面的各种差异。
在一个实施例中，处理器1610执行控制一般类型的数据处理操作的指令。嵌入在这些指令内的可以是协处理器指令。处理器1610将这些协处理器指令识别为具有应当由附连的协处理器1645执行的类型。因此，处理器1610在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器1645。(多个)协处理器1645接受并执行所接收的协处理器指令。
现在参见图19，所示出的是根据本发明的实施例的第一更具体的示例性系统1700的框图。如图19中所示，多处理器系统1700是点对点互连系统，并且包括经由点对点互连1750耦合的第一处理器1770和第二处理器1780。处理器1770和1780中的每一个都可以是处理器1500的某一版本。在本发明的一个实施例中，处理器1770和1780分别是处理器1610和1615，而协处理器1738是协处理器1645。在另一实施例中，处理器1770和1780分别是处理器1610和协处理器1645。
处理器1770和1780示出为分别包括集成存储器控制器(imc)单元1772和1782。处理器1770还包括作为其总线控制器单元的一部分的点对点(p-p)接口1776和1778；类似地，第二处理器1780包括p-p接口1786和1788。处理器1770、1780可以经由使用点对点(p-p)接口电路1778、1788的p-p接口1750来交换信息。如图19中所示，imc1772和1782将处理器耦合到相应的存储器，即存储器1732和存储器1734，这些存储器可以是本地附连到相应处理器的主存储器的部分。
处理器1770、1780可各自经由使用点对点接口电路1776、1794、1786、1798的各个p-p接口1752、1754来与芯片组1790交换信息。芯片组1790可以任选地经由高性能接口1739来与协处理器1738交换信息。在一个实施例中，协处理器1738是专用处理器，诸如例如，高吞吐量mic处理器、网络或通信处理器、压缩引擎、图形处理器、gpgpu、嵌入式处理器，等等。
共享高速缓存(未示出)可被包括在任一处理器中，或在这两个处理器的外部但经由p-p互连与这些处理器连接，使得如果处理器被置于低功率模式，则任一个或这两个处理器的本地高速缓存信息可被存储在共享高速缓存中。
芯片组1790可以经由接口1796耦合到第一总线1716。在一个实施例中，第一总线1716可以是外围部件互连(pci)总线或诸如pci快速总线或另一第三代i/o互连总线之类的总线，但是本发明的范围不限于此。
如图19中所示，各种i/o设备1714可连同总线桥1718一起耦合到第一总线1716，该总线桥1718将第一总线1716耦合到第二总线1720。在一个实施例中，诸如协处理器、高吞吐量mic处理器、gpgpu、加速器(诸如例如，图形加速器或数字信号处理(dsp)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器1715耦合到第一总线1716。在一个实施例中，第二总线1720可以是低引脚数(lpc)总线。在一个实施例中，各种设备可耦合到第二总线1720，这些设备包括例如键盘和/或鼠标1722、通信设备1727以及存储单元1728，该存储单元1728诸如可包括指令/代码和数据1730的盘驱动器或者其他大容量存储设备。此外，音频i/o1724可以被耦合到第二总线1720。注意，其他架构是可能的。例如，代替图19的点对点架构，系统可以实现多分支总线或其他此类架构。
现在参考图20，示出的是根据本发明的实施例的第二更具体的示例性系统1800的框图。图17和18中的类似元件使用类似的附图标记，并且从图20中省略了图19的某些方面以避免混淆图20的其他方面。
图20图示处理器1770、1780可分别包括集成存储器和i/o控制逻辑(“cl”)1772和1782。因此，cl1772、1782包括集成存储器控制器单元，并包括i/o控制逻辑。图20图示不仅存储器1732、1734耦合到cl1772、1782，而且i/o设备1814也耦合到控制逻辑1772、1782。传统i/o设备1815被耦合到芯片组1790。
现在参考图21，示出的是根据本发明的实施例的soc1900的框图。图17中的类似要素使用类似的附图标记。另外，虚线框是更先进的soc上的任选的特征。在图21中，(多个)互连单元1902被耦合到：应用处理器1910，其包括一个或多个核的集合202a-n以及(多个)共享高速缓存单元1506；系统代理单元1510；(多个)总线控制器单元1516；(多个)集成存储器控制器单元1514；一个或多个协处理器的集合1920，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(sram)单元1930；直接存储器访问(dma)单元1932；以及用于耦合到一个或多个外部显示器的显示单元1940。在一个实施例中，(多个)协处理器1920包括专用处理器，诸如例如，网络或通信处理器、压缩引擎、gpgpu、高吞吐量mic处理器、或嵌入式处理器，等等。
本文公开的机制的各实施例可以被实现在硬件、软件、固件或此类实现方式的组合中。本发明的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。
可将程序代码(诸如，图19中图示的代码1730)应用于输入指令，以执行本文中描述的功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有处理器的任何系统，该处理器诸如例如，数字信号处理器(dsp)、微控制器、专用集成电路(asic)或微处理器。
程序代码可以用高级的面向过程的编程语言或面向对象的编程语言来实现，以便与处理系统通信。如果需要，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定的编程语言的范围。在任何情况下，该语言可以是编译语言或解释语言。
至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，该指令表示处理器中的各种逻辑，该指令在被机器读取时使得该机器制造用于执行本文中所述的技术的逻辑。被称为“ip核”的此类表示可以被存储在有形的机器可读介质上，并可被供应给各个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。
此类机器可读存储介质可以包括但不限于通过机器或设备制造或形成的制品的非暂态、有形布置，其包括存储介质，诸如硬盘；任何其他类型的盘，包括软盘、光盘、紧致盘只读存储器(cd-rom)、可重写紧致盘(cd-rw)以及磁光盘；半导体器件，诸如，只读存储器(rom)、诸如动态随机存取存储器(dram)和静态随机存取存储器(sram)的随机存取存储器(ram)、可擦除可编程只读存储器(eprom)、闪存、电可擦除可编程只读存储器(eeprom)；相变存储器(pcm)；磁卡或光卡；或适于存储电子指令的任何其他类型的介质。
因此，本发明的实施例还包括非暂态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(hdl)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。这些实施例也被称为程序产品。
仿真(包括二进制变换、代码变形等)
在一些情况下，指令转换器可用于将指令从源指令集转换至目标指令集。例如，指令转换器可以将指令变换(例如，使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其他方式转换成要由核处理的一条或多条其他指令。指令转换器可以用软件、硬件、固件、或其组合来实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。
图22是根据本发明的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所图示的实施例中，指令转换器是软件指令转换器，但替代地，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图22示出可使用x86编译器2004来编译高级语言2002形式的程序，以生成可由具有至少一个x86指令集核的处理器2016原生执行的x86二进制代码2006。具有至少一个x86指令集核的处理器2016表示通过兼容地执行或以其他方式执行以下各项来执行与具有至少一个x86指令集核英特尔处理器基本相同的功能的任何处理器：1)英特尔x86指令集核的指令集的本质部分，或2)目标为在具有至少一个x86指令集核的英特尔处理器上运行以便取得与具有至少一个x86指令集核的英特尔处理器基本相同的结果的应用或其他软件的目标代码版本。x86编译器2004表示可操作用于生成x86二进制代码2006(例如，目标代码)的编译器，该二进制代码可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器2016上执行。类似地，图22示出可以使用替代的指令集编译器2008来编译高级语言2002形式的程序，以生成可以由不具有至少一个x86指令集核的处理器2014(例如，具有执行加利福尼亚州桑尼维尔市的mips技术公司的mips指令集、和/或执行加利福尼亚州桑尼维尔市的arm控股公司的arm指令集的核的处理器)原生执行的替代的指令集二进制代码2010。指令转换器2012用于将x86二进制代码2006转换成可以由不具有x86指令集核的处理器2014原生执行的代码。该转换后的代码不大可能与替代的指令集二进制代码2010相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作，并且由来自替代指令集的指令构成。因此，指令转换器2012通过仿真、模拟或任何其他过程来表示允许不具有x86指令集处理器或核的处理器或其他电子设备执行x86二进制代码2006的软件、固件、硬件或其组合。
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