用于高速串行接口的均衡器及其实现盲均衡自适应的方法与流程

本发明属于数据传输技术领域，具体涉及一种用于高速串行接口的均衡器，还涉及一种用于高速串行接口的均衡器实现盲均衡自适应的方法。

背景技术：

在高速信号传输领域，信号完整性、片上互联、高速封装等问题日渐突出。例如：金属互联尺寸同步芯片尺寸缩小遇到瓶颈、互联线带宽无法满足高速信号传输需求、互联信道受环境影响呈现时变特性等。在背板通信中，当单路信号传输速率高于10gb/s，接收端信号的眼图问题非常棘手。造成该问题的主要原因是pcb背板的介质电容特性与阻性损耗随着工作频率的提高而增大，该影响引起传输信号的时域分散化，呈现“码间干扰”，最终降低信噪比，恶化接收机性能。另一原因是传输信道的阻抗非连续性引起信号反射：传输背板包含连接器、通孔以及引头等，这些连接元件的存在使得该信道的特征阻抗不能保持完全一致，当高频信号经过该物理信道时，易发生输入反射，而该反射随着信号工作频率的提高造成的影响更为强烈。虽然采用固定参数的均衡补偿能够实现一定的均衡功能，但针对信道的时变特征，易造成补偿不当，甚至使得眼图闭合；现有的横向滤波器可以实现较好的均衡性能，但过多的tap系数会大大增加芯片的实现面积和功耗损耗。

名称“具有减小环路延时功能的判决反馈均衡器”(公开号：cn108616468a，申请号：201611142397.3，申请日：2016年12月12日)的专利中公开了一种用于减小判决反馈均衡器环路延时的加法器配置结构，如图1所示，该配置结构包括：两级串联加法器，采样器和延时锁存器和反馈信号系数控制电路，该电路用以加和全部反馈信号的单一加法器，分裂为两级串联加法器，同时，将对环路时间约束最严格的反馈环路信号配置到后级加法器中，将其他反馈信号配置到前级加法器中。该结构中采用单环路数据延迟反馈以及数据与待定系数相乘的方法得到反馈数据，该发明利用单环路进行算法实现，时间裕度相对紧张，在高速应用下易不满足时序要求。

名称“一种自适应均衡器及其实现自适应均衡处理的方法”(公开号：cn106330320a，申请号：201510355351.9，申请日：2015年6月24日)的专利公开了一种自适应均衡器及其实现自适应均衡处理的方法，如图2所示。该方法分别对x偏振态的数据和y偏振态的数据进行调整，灵活、有效地控制了x偏振态和y偏振态的系数往抽头中心位置靠近。进一步地，本发明还根据h、v映射到x的系数能量与h、v映射到y的系数能量，当系数能量处于抽头边界处时，对系数和输出数据进行调整，保证了系统帧不会有偏移，该发明采用的自适应均衡器技术仅用于偏振态处理，无法兼容到高速电子技术中。

技术实现要素：

本发明的目的是提供一种用于高速串行接口的均衡器，结构鲁棒性强，实时校准能力突出，解决了现有高速信道的幅值衰减问题，相比于现有技术能够实现对信道的时变特性进行实时矫正。

本发明的另一目的是提供一种用于高速串行接口的均衡器实现盲均衡自适应的方法。

本发明所采用的技术方案是，用于高速串行接口的均衡器，包括接收外部测试单元干扰信号的高速比较模块，用于对受信道干扰的信号与系统自适应反馈的信号进行数值比较，输出判断结果给多路选择器mux；

采样保持模块，用于将多路选择器mux的输出结果进行采集和保持，在输出传输的同时，将信号作用于多路选择器mux，以进行下一时刻信号的判断；

速率转化模块，用于对高速的输出结果进行低速转化，并将输出结果传输给自适应反馈模块；

自适应反馈模块，用于接收速率转化模块的信号同时进行算法的自适应，输出调整系数h1，用于后端求和模块的运算；

求和模块，将自适应反馈模块的输出调整系数h1输入，并与其自身存储的数值进行求和刷新存储结果，并将结果传输至高速比较模块。

本发明的其他特点还在于，

优选的，比较模块包括输入晶体管m和输入晶体管m2、输入晶体管m1和输入晶体管m2的栅极分别连接输入信号vin+与输入信号vin-，输入晶体管m1的源极和输入晶体管m2的源极短接，并连接时钟驱动的电荷泄放晶体管m0和电流源bias的上级，时钟驱动的电荷泄放晶体管m0的栅极与时钟信号clk相连，时钟驱动的电荷泄放晶体管m0的源极接地，电流源bias的另一端接地，输入晶体管m1的源极与共源共栅管m3的源极，输入晶体管m2的漏极连接共源共栅管m4的源极，共源共栅管m3的栅极和共源共栅管m4的栅极均连接偏置电压vb1，共源共栅管m3的漏级连接输出端vout-，共源共栅管m4的漏级连接输出端vout+，输出端vout-和输出端vout+与二极管交叉连接晶体管m5的漏级、二极管交叉连接晶体管m6的漏级、时钟预充电晶体管m7的漏级和时钟预充电晶体管m8的漏级短接，二极管交叉连接晶体管m5的栅极连接输出端vout+，二极管交叉连接晶体管m6的栅极连接输出端vout-，时钟预充电晶体管m7的栅极和时钟预充电晶体管m8的栅极与时钟信号clk相连，二极管交叉连接晶体管m5的源极、二极管交叉连接晶体管m6的源极、时钟预充电晶体管m7的源极和时钟预充电晶体管m8的源极连接电源vdd。

优选的，高速比较模块利用电源预充电电路进行输出端口的充电，使其位于电源vdd，降低电路建立的时间。

优选的，通过对输入信号vin+与输入信号vin-的输入端进行直流电压偏置，使高速比较模块在判断之前位于饱和区的初始状态，降低电路的建立时间；输入晶体管m1的源极和输入晶体管m2的源极加入微小电流，使得电路在信号判断之前有静态工作状态，避免在时钟clk信号为高电位时电路存在过大的建立时间。

优选的，采样保持模块利用非交叠时钟驱动的高速开关电容电路进行数据的采样输入与数据保持。

优选的，速率转化模块通过高速串联信息—并联信息的低速转换算法实现芯片速率可兼容性设计。

优选的，自适应反馈模块利用sign-signlms算法输出调整系数。

优选的，求和模块采用电感峰值技术与带宽展宽技术提高求和电路工作频率。

本发明的另一技术方案是，用于高速串行接口的均衡器实现盲均衡自适应的方法，采用上述用于高速串行接口的均衡器，利用高速比较模块进行实现，通过输入自适应反馈模块的信号与高速串行信号进行幅值的符号判定。

优选的，具体操作过程如下：

高速信号数据从输出端口连续输入到速率转化模块中，控制每个输入数据的时钟相位相差为90度，分别对高速信号数据的中间时刻进行采样，即将连续4bit数据由高速串行转化为低速并行输出数据，供自适应反馈模块处理；

自适应反馈模块对速率转化模块输出的低速并行信号进行处理与判断：选取连续两信号，当两信号的前一信号为(0,1)或(1,1)时，自适应反馈模块将记住该信号，并将两信号的数值进行相减，求得两信号数值的差值1/2即为调整系数h1；

自适应反馈模块将调整系数h1传输给求和模块，求和模块将调整系数h1与自身存储的进行求和，并将求和后的结果传输给高速比较模块，高速比较模块将输入的结果与受干扰的信号进行比较，将判断结果输出给多路选择器mux，从而实现高速串行数据的盲均衡自适应。

本发明的有益效果是，一种用于高速串行接口的均衡器及实现盲均衡自适应的方法，在接收信号未知的情况下，利用幅值搜索算法确定信号的实时变化情况，进而利用自适应反馈模块进行实时的校准，以高速、准确的反馈形式实现眼图的张开和信道的补偿功能。相比于现有技术具有以下优势：

(1)采用的是环路展开式半速率求和，且通过自追踪系数更新算法获得系数；

(2)求和单元位于反馈路径，在做好加法运算后仅在比较器前进行数值比较，并不需要数据加减法运算，大大加快信息的预处理速度。

附图说明

图1是现有技术具有减小环路延时功能的判决反馈均衡器的结构示意图；

图2是现有技术一种自适应均衡器及其实现自适应均衡处理的方法的结构示意图；

图3是本发明的用于高速串行接口的均衡器的整体原理框图；

图4是本发明的用于高速串行接口的均衡器中比较器的电路结构图；

图5是本发明的用于高速串行接口的均衡器实现盲均衡自适应的方法的流程图；

图6是本发明的用于高速串行接口的均衡器中速率转化模块的原理图；

图7是经过信道干扰的信号眼图；

图8是经过本发明的均衡器矫正后的眼图。

具体实施方式

下面结合附图和具体实施方式对本发明进行详细说明。

本发明的用于高速串行接口的均衡器，如图3所示，包括接收外部测试单元干扰信号的高速比较模块，用于对受信道干扰的信号与系统自适应反馈的信号进行数值比较，输出判断结果给多路选择器mux；

采样保持模块，用于将多路选择器mux的输出结果进行采集和保持，在输出传输的同时，将信号作用于多路选择器mux，以进行下一时刻信号的判断；

速率转化模块，用于对高速的输出结果进行低速转化，并将输出结果传输给自适应反馈模块；

自适应反馈模块，用于接收速率转化模块的信号同时进行算法的自适应，输出调整系数h1，用于后端求和模块的运算；

求和模块，将自适应反馈模块的输出调整系数h1输入，并与其自身存储的数值进行求和刷新存储结果，并将结果传输至高速比较模块。

如图4所示，比较模块包括输入晶体管m和输入晶体管m2、输入晶体管m1和输入晶体管m2的栅极分别连接输入信号vin+与输入信号vin-，输入晶体管m1的源极和输入晶体管m2的源极短接，并连接时钟驱动的电荷泄放晶体管m0和电流源bias的上级，时钟驱动的电荷泄放晶体管m0的栅极与时钟信号clk相连，时钟驱动的电荷泄放晶体管m0的源极接地，电流源bias的另一端接地，输入晶体管m1的源极与共源共栅管m3的源极，输入晶体管m2的漏极连接共源共栅管m4的源极，共源共栅管m3的栅极和共源共栅管m4的栅极均连接偏置电压vb1，共源共栅管m3的漏级连接输出端vout-，共源共栅管m4的漏级连接输出端vout+，输出端vout-和输出端vout+与二极管交叉连接晶体管m5的漏级、二极管交叉连接晶体管m6的漏级、时钟预充电晶体管m7的漏级和时钟预充电晶体管m8的漏级短接，二极管交叉连接晶体管m5的栅极连接输出端vout+，二极管交叉连接晶体管m6的栅极连接输出端vout-，时钟预充电晶体管m7的栅极和时钟预充电晶体管m8的栅极与时钟信号clk相连，二极管交叉连接晶体管m5的源极、二极管交叉连接晶体管m6的源极、时钟预充电晶体管m7的源极和时钟预充电晶体管m8的源极连接电源vdd。

高速比较模块利用电源预充电电路进行输出端口的充电，使其位于电源vdd，降低电路建立的时间。

通过对输入信号vin+与输入信号vin-的输入端进行直流电压偏置，使高速比较模块在判断之前位于饱和区的初始状态，降低电路的建立时间；输入晶体管m1的源极和输入晶体管m2的源极加入微小电流，使得电路在信号判断之前有静态工作状态，避免在时钟clk信号为高电位时电路存在过大的建立时间。

采样保持模块利用非交叠时钟驱动的高速开关电容电路进行数据的采样输入与数据保持。

速率转化模块通过高速串联信息—并联信息的低速转换算法实现芯片速率可兼容性设计，在完成幅值自适应搜索功能的同时，兼容了片上soc数字算法的功耗与速率要求，进一步提高均衡器的兼容性及系统设计。

自适应反馈模块利用sign-signlms算法完成对高速比较模块输出结果的判定收敛运算，集合应用环境的时变特性，需实现自适应跟随机制，以应对时变问题。

求和模块采用电感峰值技术与带宽展宽技术提高求和电路工作频率。

本发明的用于高速串行接口的均衡器的工作原理，如图1所示，基于nrz(非归零型编码)调制方式，通过信号发生器随机产生信道，经过一衰减信道至幅值盲均衡结构，在经过信道干扰后的信号经过两个时钟驱动型高速比较模块的数值比较，产生输出值；其中，+h1为自适应反馈模块以及求和模块得到的输出结果，而高速比较模块与调整系数h1的比较，实现了减法功能。高速比较模块的输出利用对上一个信号的正负值的判断以驱动本mux的信号选择，mux的输出经过时钟驱动的采样保持模块，其结果作为整体输出；

其中，高速比较模块在时钟clk为低电位时时钟预充电晶体管m7和时钟预充电晶体管m8将输出端vout+和输出端vout-电位进行充电，充为vdd，由于bias的存在，输出端vout+和输出端vout-的电位会略微下降一些，该下降值主要是由晶体管分压决定；当clk为高后，上预充管会截止，同时输入信号vin的差会导致输出端电压的差异化，共源共栅管m3和共源共栅管m4的加入降低输出端受两输入信号的影响。

本发明的用于高速串行接口的均衡器实现盲均衡自适应的方法，利用所示高速比较模块进行实现，通过输入所述自适应反馈模块的信号与高速串行信号进行幅值的符号判定；

具体操作过程如下：

如图5所示，高速信号数据(data_0-data_7)从图3中的输出端口连续输入到速率转化模块中，控制每个输入数据的时钟相位相差为90度(本实施例中控制clk1，clk2，clk3，clk4这四个时钟相位相差均为90度)，分别对高速信号数据(data_0,data_1,data_2和data_3的四个信号)的中间时刻进行采样，即将连续4bit数据由高速串行转化为低速并行输出数据，供自适应反馈模块处理；

如图6所示，自适应反馈模块对速率转化模块输出的低速并行信号进行处理与判断：选取连续两信号(可为data_0和data_1，data_1和data_2，或者data_2和data_3)，当两信号的前一信号为(0,1)或(1,1)时，自适应反馈模块将记住该信号，并将两信号的数值进行相减，求得两信号数值的差值1/2即为调整系数h1；

自适应反馈模块将调整系数h1传输给求和模块，求和模块将调整系数h1与自身存储的进行求和，并将求和后的结果传输给高速比较模块，高速比较模块将输入的结果与受干扰的信号进行比较，将判断结果输出给多路选择器mux，从而实现高速串行数据的盲均衡自适应。

图7为经过信道干扰的信号，眼图已经闭合，无法判断出有用的信息。

图8为经过本发明的均衡器进行自适应矫正后的输出信号，从图中可看出信号眼图已经大幅度张开。