一种对讲机分频芯片的制作方法

本申请涉及对讲机分频技术领域，具体是一种对讲机分频芯片。

背景技术：

对讲机的工作频段大多集中在400-470mhz，为了节约频段资源，对讲机常采用数字对讲的原理。在实际使用中，两台对讲机需要对频，即两台对讲机的工作需要在相同频道，才能完成信号的对点传输。在此过程中第一台对讲机接收第二台对讲机发射的信号，经放大处理后，由分频芯片对该信号进行分频，分频后的较低频率即可输出到单片机处理进行频率计数，这样第一台对讲机就能够获取到第二台对讲机所在的频道，便能调整自身频率使得两台对讲机处于同一频道。但是，现有的对讲机分频芯片结构较为复杂、集成度较差，从而导致成本较高，且在分频过程中，用户无法根据需要获取期望的分频倍数。

技术实现要素：

本申请旨在解决上述技术问题，提供一种对讲机分频芯片，提高对讲机分频芯片的集成度，简化结构，降低成本，并使用户能够根据需求自定义分频倍数，提高用户使用体验。

为实现上述目的，本申请公开了一种对讲机分频芯片，包括信号输入端、互补信号输入端、电源端、分频控制端、信号输出端、接地端、以及分频模块；所述电源端与所述分频模块相连；所述接地端用于芯片接地；所述分频模块包括n个依次连接的d触发器，其中，3≤n≤8，所述d触发器的d端与非q端短接；第一个d触发器的c端与所述信号输入端、所述互补信号输入端相连，第n-1个d触发器、第n个d触发器分别与所述分频控制端相连，所述分频控制端输入sw信号控制所述的第n-1个d触发器、所述的第n个d触发器使能；所述信号输出端与所述第n个d触发器的q端相连。

基于上述结构，两路互补信号输入后，依次经过n个d触发器进行计数分频，并在第n-1个、第n个d触发器由sw信号控制使能，使得用户使用时能够可自定义得到不同倍数的分频信号，提高了对讲机的对频效率。通过上述结构设计，实现了对讲机分频芯片的结构简化以及高集成度性能，提高了用户体验。

作为优选，自所述信号输入端至所述信号输出端之间任意相邻的两个所述d触发器中，靠近所述信号输入端设置的所述d触发器的q端与靠近所述信号输出端设置的所述d触发器的c端相连。

作为优选，所述信号输入端、所述互补信号输入端均通过输入缓冲器与所述第一个d触发器的c端相连，所述信号输出端通过输出缓冲器与所述第n个d触发器的q端相连。

通过上述分频模块的结构设置，简化了芯片的结构，提高了本申请对讲机分频芯片的集成度。

作为优选，所述控制信号端包括与所第n-1个d触发器相连的分频倍数控制信号端sw1、与所述第n个d触发器相连的分频倍数控制信号端sw2。

作为优选，所述分频模块包括8个依次连接的所述d触发器。

作为优选，当所述分频倍数控制信号端sw1、所述分频倍数控制信号端sw2均为高电平时，所述信号输出端输出64倍分频信号；当所述分频倍数控制信号端sw1为低电平、所述分频倍数控制信号端sw2为高电平时，所述信号输出端输出128倍分频信号；当所述分频倍数控制信号端sw1为高电平、所述分频倍数控制信号端sw2为低电平时，所述信号输出端输出128倍分频信号；当所述分频倍数控制信号端sw1、所述分频倍数控制信号端sw2均为低电平时，所述信号输出端输出256倍分频信号。

通过上述结构，两路互补信号输入经过输入缓冲器后，依次经过8个d触发器进行计数分频。其中第7个、第8个由sw信号控制使能，使得用户使用时可自定义得到64倍分频、128倍分频和256倍分频，分频后的信号经由输出缓冲器后从信号输出端输出。

综上所述，本申请的对讲机分频芯片，提高了芯片的集成度，简化了芯片的结构，降低了成本，并使用户能够根据需求自定义分频倍数，具有较高的使用体验。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请实施例中对讲机分频芯片的结构示意图；

图2是本申请实施例中对讲机分频芯片的封装示意图；

图3是本申请实施例中对讲机分频芯片的引脚功能示意图；

图4是本申请实施例中8个d触发器连接结构的对讲机分频芯片的结构示意图。

具体实施方式

为了使本技术领域的人员更好地理解本申请中的技术方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都应当属于本申请保护的范围。

实施例：参考图1和图2所示的一种对讲机分频芯片，包括信号输入端、互补信号输入端、电源端、分频控制端、信号输出端、接地端、以及分频模块。在本实施例中，信号输入端为图示中的in1，互补信号输入端为图示中的in2，电源端为图示中的vcc，分频控制端为图示中的sw，信号输出端为图示中的out、接地端为图示中的gnd。

电源端与分频模块相连，用于为芯片供电。接地端用于芯片接地。分频模块包括n个依次连接的d触发器，d触发器的d端与非q端短接。其中，3≤n≤8，例如n为3、4、5、6、7、8。第一个d触发器的c端与信号输入端、互补信号输入端相连，第n-1个d触发器、第n个d触发器分别与分频控制端相连，分频控制端输入sw信号控制第n-1个d触发器、第n个d触发器使能；信号输出端与第n个d触发器的q端相连。

基于上述结构，两路互补信号自信号输入端in1、互补信号输入端in2输入后，依次经过n个d触发器进行计数分频，并在第n-1个、第n个d触发器由sw信号控制使能，使得用户使用时能够可自定义得到不同倍数的分频信号，提高了对讲机的对频效率。通过上述结构设计，实现了对讲机分频芯片的结构简化以及高集成度性能，提高了用户体验。

在本实施例中，自信号输入端至信号输出端之间任意相邻的两个d触发器中，靠近信号输入端设置的d触发器的q端与靠近信号输出端设置的d触发器的c端相连。信号输入端、互补信号输入端均通过输入缓冲器inputbuffer与第一个d触发器的c端相连，信号输出端通过输出缓冲器outputbuffer与第n个d触发器的q端相连。这样设置的好处是，通过d触发器的d端和非q端的短接，实现d触发器不外接其他设备，能够简化芯片的结构，提高对讲机分频芯片的集成度。

在本实施例中，控制信号端包括与所第n-1个d触发器相连的分频倍数控制信号端sw1、与第n个d触发器相连的分频倍数控制信号端sw2。

参阅图2和图3，本实施例的对讲机分频芯片的封装如图2所示，其中，1脚为信号输入端in1，2脚为电源端vcc，3脚为分频倍数控制信号端sw1，4脚为信号输出端out，5脚为接地端gnd，6脚为分频倍数控制信号端sw2，7脚为无连接，8脚为互补信号输入端in2。

作为本实施例的一种优选地实施方式，参考图4所示，分频模块包括8个依次连接的d触发器。8个d触发器分别为c端分别与信号输入端in1、互补信号输入端in2相连的触发器d1、c端与触发器d1的q端相连的触发器d2、c端与触发器d2的q端相连的触发器d3、c端与触发器d3的q端相连的触发器d4、c端与触发器d4的q端相连的触发器d5、c端与触发器d5的q端相连的触发器d6、c端与触发器d6的q端相连的触发器d7、c端与触发器d7的q端相连的触发器d8，触发器d8的q端与信号输出端out相连。触发器d1的d端与其非q端相连，触发器d2的d端与其非q端相连，触发器d3的d端与其非q端相连，触发器d4的d端与其非q端相连，触发器d5的d端与其非q端相连，触发器d6的d端与其非q端相连，触发器d7的d端与其非q端相连，触发器d8的d端与其非q端相连。触发器d7与分频倍数控制信号端sw1相连，触发器d8与分频倍数控制信号端sw2相连。

当分频倍数控制信号端sw1、分频倍数控制信号端sw2均为高电平时，信号输出端输出64倍分频信号；当分频倍数控制信号端sw1为低电平、分频倍数控制信号端sw2为高电平时，信号输出端输出128倍分频信号；当分频倍数控制信号端sw1为高电平、分频倍数控制信号端sw2为低电平时，信号输出端输出128倍分频信号；当分频倍数控制信号端sw1、分频倍数控制信号端sw2均为低电平时，信号输出端输出256倍分频信号。

本实施例的对讲机分频芯片的工作原理：

两互补信号输入经过输入缓冲器inputbuffer缓冲后输入，依此经过8个d触发器进行计数分频，其中第7个、第8个d触发器由sw信号控制使能，使用户使用时自定义得到64倍分频、128倍分频和256倍分频，分频后的信号经由输出缓冲器outputbuffer缓冲后从信号输出端out输出。

以上描述是为了进行图示说明而不是为了进行限制。通过阅读上述描述，在所提供的示例之外的许多实施方式和许多应用对本领域技术人员来说都将是显而易见的。因此，本教导的范围不应该参照上述描述来确定，而是应该参照所附权利要求以及这些权利要求所拥有的等价物的全部范围来确定。出于全面之目的，所有文章和参考包括专利申请和公告的公开都通过参考结合在本文中。在前述权利要求中省略这里公开的主题的任何方面并不是为了放弃该主体内容，也不应该认为申请人没有将该主题考虑为所公开的申请主题的一部分。