一种RRU测试方法、装置及介质与流程

一种rru测试方法、装置及介质
技术领域
1.本发明涉及通信技术领域，特别是涉及一种rru测试方法、装置及介质。


背景技术：

2.分布式基站架构包括射频拉远单元(remote radio unit，rru)和基带单元(base band unit，bbu)，rru和bbu之间通过光纤连接。rru的上行传输过程为：rru通过空口接收来自终端的时域数据，将时域数据转换为频域数据后，通过光纤将频域数据传输至bbu。rru的下行传输过程为：rru接收bbu通过光纤传输的频域数据，将频域数据转换为时域数据后，通过空口将该时域数据发给终端。
3.在时分双工(time division duplexing，tdd)无线系统中，rru内部包括多个信号传输信道，目前在rru开发和维护阶段，无法验证各信号传输信道输出的数据是否正确。若在rru被实际应用时发现rru存在故障，需要人工对故障的rru进行故障排查，导致rru的开发和维护效率较低。


技术实现要素：

4.本发明实施例的目的在于提供一种rru测试方法、装置及介质，以用以解决rru的开发和维护效率较低的问题。具体技术方案如下：
5.第一方面，本技术实施例提供一种rru测试方法，包括：
6.将至少一个信道的上行仿真数据输入射频拉远单元rru的通路处理模块；
7.对所述rru的上行信道组包处理模块输出的上行数据进行乒乓缓存；
8.从乒乓缓存的上行数据中提取待测试信道的上行数据，将待测试信道的上行数据缓存于随机存取存储器ram；
9.通过pcie接口将所述ram中缓存的待测试信道的上行数据传输至双倍速率同步动态随机存储器ddr，将所述ddr中缓存的待测试信道的上行数据传输至测试设备，以使得所述测试设备将待测试信道的上行数据与所述待测试信道的仿真输出数据进行对比，确定所述待测试信道是否存在故障。
10.在一种可能的实现方式中，所述从乒乓缓存的上行数据中提取待测试信道的上行数据，将待测试信道的上行数据缓存于随机存取存储器ram，包括：
11.依次将乒乓缓存的每个上行数据包与待测试信道的包头进行匹配；
12.若乒乓缓存的上行数据包中存在与待测试信道的包头匹配的上行数据包，则从匹配的上行数据包开始，提取乒乓缓存的上行数据包，以所述rru的时钟频率将提取的上行数据包写入所述ram；
13.所述通过pcie接口将所述ram中缓存的待测试信道的上行数据传输至双倍速率同步动态随机存储器ddr，包括：
14.以所述pcie接口的时钟频率将所述ram中缓存的待测试信道的上行数据传输至所述ddr。
15.在一种可能的实现方式中，所述从匹配的上行数据包开始，提取乒乓缓存的上行数据包，以所述rru的时钟频率将提取的上行数据包写入所述ram，包括：
16.将所述匹配的上行数据包的包头传输至所述ram；
17.按照所述待测试信道对应的数据起始位和数据结束位，提取所述匹配的上行数据包的数据，将提取的数据传输至所述ram；
18.等待指定时长后，将乒乓缓存的下一个上行数据包的包头传输至所述ram；
19.按照所述待测试信道对应的数据起始位和数据结束位，提取所述下一个上行数据包的数据，将提取的数据传输至所述ram；
20.重复执行所述等待指定时长后，将乒乓缓存的下一个上行数据包的包头传输至所述ram，以及所述按照所述待测试信道对应的数据起始位和数据结束位，提取所述下一个上行数据包的数据，将提取的数据传输至所述ram的步骤，直至乒乓缓存的所述待测试信道的上行数据包均被传输至所述ram。
21.在一种可能的实现方式中，所述通过pcie接口将所述ram中缓存的待测试信道的上行数据传输至双倍速率同步动态随机存储器ddr，包括：
22.将所述ram中缓存的待测试信道的上行数据与先入先出fifo模块中预先缓存的控制信息进行数据对齐，通过所述pcie接口向所述ddr传输所述ram中缓存的待测试信道的上行数据以及所述fifo模块中预先缓存的控制信息，所述控制信息包括预设数据总长度和预设首地址；
23.从所述预设首地址开始，将通过所述pcie接口传输的所述待测试信道的上行数据写入所述ddr，直至写入所述ddr的所述待测试信道的数据达到所述预设数据总长度。
24.第二方面，本技术实施例提供一种rru测试装置，包括存储器，收发机，处理器：
25.存储器，用于存储计算机程序；收发机，用于在所述处理器的控制下收发数据；处理器，用于读取所述存储器中的计算机程序并执行以下操作：
26.将至少一个信道的上行仿真数据输入射频拉远单元rru的通路处理模块；
27.对所述rru的上行信道组包处理模块输出的上行数据进行乒乓缓存；
28.从乒乓缓存的上行数据中提取待测试信道的上行数据，将待测试信道的上行数据缓存于随机存取存储器ram；
29.通过pcie接口将所述ram中缓存的待测试信道的上行数据传输至双倍速率同步动态随机存储器ddr，将所述ddr中缓存的待测试信道的上行数据传输至测试设备，以使得所述测试设备将待测试信道的上行数据与所述待测试信道的仿真输出数据进行对比，确定所述待测试信道是否存在故障。
30.在一种可能的实现方式中，所述处理器，具体用于读取所述存储器中的计算机程序并执行以下操作：
31.依次将乒乓缓存的每个上行数据包与待测试信道的包头进行匹配；
32.若乒乓缓存的上行数据包中存在与待测试信道的包头匹配的上行数据包，则从匹配的上行数据包开始，提取乒乓缓存的上行数据包，以所述rru的时钟频率将提取的上行数据包写入所述ram；
33.所述通过pcie接口将所述ram中缓存的待测试信道的上行数据传输至双倍速率同步动态随机存储器ddr，包括：
34.以所述pcie接口的时钟频率将所述ram中缓存的待测试信道的上行数据传输至所述ddr。
35.在一种可能的实现方式中，所述处理器，具体用于读取所述存储器中的计算机程序并执行以下操作：
36.将所述匹配的上行数据包的包头传输至所述ram；
37.按照所述待测试信道对应的数据起始位和数据结束位，提取所述匹配的上行数据包的数据，将提取的数据传输至所述ram；
38.等待指定时长后，将乒乓缓存的下一个上行数据包的包头传输至所述ram；
39.按照所述待测试信道对应的数据起始位和数据结束位，提取所述下一个上行数据包的数据，将提取的数据传输至所述ram；
40.重复执行所述等待指定时长后，将乒乓缓存的下一个上行数据包的包头传输至所述ram，以及所述按照所述待测试信道对应的数据起始位和数据结束位，提取所述下一个上行数据包的数据，将提取的数据传输至所述ram的步骤，直至乒乓缓存的所述待测试信道的上行数据包均被传输至所述ram。
41.在一种可能的实现方式中，所述处理器，具体用于读取所述存储器中的计算机程序并执行以下操作：
42.将所述ram中缓存的待测试信道的上行数据与先入先出fifo模块中预先缓存的控制信息进行数据对齐，通过所述pcie接口向所述ddr传输所述ram中缓存的待测试信道的上行数据以及所述fifo模块中预先缓存的控制信息，所述控制信息包括预设数据总长度和预设首地址；
43.从所述预设首地址开始，将通过所述pcie接口传输的所述待测试信道的上行数据写入所述ddr，直至写入所述ddr的所述待测试信道的数据达到所述预设数据总长度。
44.第三方面，本技术实施例提供一种rru测试装置，包括：
45.输入单元，用于将至少一个信道的上行仿真数据输入射频拉远单元rru的通路处理模块；
46.缓存单元，用于对所述rru的上行信道组包处理模块输出的上行数据进行乒乓缓存；
47.提取单元，用于从乒乓缓存的上行数据中提取待测试信道的上行数据，将待测试信道的上行数据缓存于随机存取存储器ram；
48.传输单元，用于通过pcie接口将所述ram中缓存的待测试信道的上行数据传输至双倍速率同步动态随机存储器ddr，将所述ddr中缓存的待测试信道的上行数据传输至测试设备，以使得所述测试设备将待测试信道的上行数据与所述待测试信道的仿真输出数据进行对比，确定所述待测试信道是否存在故障。
49.第四方面，本技术实施例提供一种处理器可读存储介质，所述处理器可读存储介质存储有计算机程序，所述计算机程序用于使所述处理器执行上述第一方面所述的方法。
50.第五方面，本技术实施例还提供了一种包含指令的计算机程序产品，当其在计算机上运行时，使得计算机执行上述第一方面中所述方法。
51.采用上述技术方案，可以将至少一个信道的仿真数据输入rru，对rru的上行信道组包处理模块输出的上行数据进行乒乓缓存，保证了上行组包处理模块输出的上行数据均
被采集到，避免了数据丢失。进而可以从乒乓缓存的上行数据中提取待测试信道的上行数据并缓存于ram，然后通过pcie接口将ram中缓存的待测试信道的上行数据传输至ddr，实现了通过pcie接口提取待测试信道的上行数据，使得测试设备可以获取ddr中缓存的待测试信道的上行数据，以确定待测试信道是否存在故障。可见，通过本技术实施例，可以灵活提取待测试信道对上行仿真数据进行传输后输出的上行数据，进而可以实现在开发阶段对rru中的各信道进行测试，可以提高开发和维护效率。
52.当然，实施本发明的任一产品或方法并不一定需要同时达到以上所述的所有优点。
附图说明
53.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。
54.图1为本技术实施例提供的一种rru的上行传输架构示意图；
55.图2为本技术实施例提供的一种rru测试方法的流程图；
56.图3为本技术实施例提供的一种pcie提数模块的结构示意图；
57.图4为本技术实施例提供的一种数据处理状态机的示意图；
58.图5为本技术实施例提供的一种rru测试装置的结构示意图；
59.图6为本技术实施例提供的另一种rru测试装置的结构示意图。
具体实施方式
60.本发明实施例中术语“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，a和/或b，可以表示：单独存在a，同时存在a和b，单独存在b这三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。
61.本技术实施例中术语“多个”是指两个或两个以上，其它量词与之类似。
62.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，并不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
63.本技术实施例提供的技术方案可以适用于多种系统，尤其是5g系统。例如适用的系统可以是全球移动通讯(global system of mobile communication，gsm)系统、码分多址(code division multiple access，cdma)系统、宽带码分多址(wideband code division multiple access，wcdma)通用分组无线业务(general packet radio service，gprs)系统、长期演进(long term evolution，lte)系统、lte频分双工(frequency division duplex，fdd)系统、lte时分双工(time division duplex，tdd)系统、高级长期演进(long term evolution advanced，lte-a)系统、通用移动系统(universal mobile telecommunication system，umts)、全球互联微波接入(worldwide interoperability for microwave access，wimax)系统、5g新空口(new radio,nr)系统等。这多种系统中均包
括终端设备和网络设备。系统中还可以包括核心网部分，例如演进的分组系统(evloved packet system,eps)、5g系统(5gs)等。
64.为方便理解，首先对rru的传输过程进行介绍，rru的数据上行传输是指rru通过空口接收来自终端的时域数据，将时域数据转换成频域数据后，通过光纤将频域数据传输到bbu。rru的下行传输是指rru通过光纤接收来自bbu的频域数据，将频域数据转换为时域数据后，通过空口将时域数据下发给终端。
65.以rru的上行传输过程为例，rru的上行传输架构如图1所示，rru与bbu连接，rru中包括电口、通路处理模块、上行前端处理模块、物理随机接入信道(physical random access channel，prach)、物理上行共享信道(physical uplink shared channel pusch)、物理上行控制信道(physical uplink control channel，pucch)、探测参考信号(sounding reference signal，srs)信道、频域数据压缩处理模块、上行信道组包处理模块、光口传输模块。图1中示例性地示出了prach信道、pusch信道、pucch信道、srs信道，实际上rru中的上行传输信道不限于此。
66.结合图1，rru的上行传输过程具体包括：rru的通路处理模块通过电口接收来自终端的上行时域数据，通路处理模块对接收到的上行时域数据进行扭序，然后将上行时域数据按顺序传输至上行前端处理模块和prach信道。上行前端处理模块对上行时域数据进行时频转换，并分离出各信道的上行频域数据，分别将各信道的上行频域数据传输至各信道。prach信道可以对接收到的上行时域数据转换为上行频域数据，并分离出prach需传输的上行频域数据进行传输。之后各信道将上行频域数据传输至频域数据压缩处理模块，经过频域数据压缩处理模块的压缩后，传输至上行信道组包处理模块。上行信道组包处理模块分别将来自每个信道的数据组包，逐次通过光口传输至bbu。
67.在本技术实施例中，为了解决rru的开发和维护效率低的问题，可以通过测试设备向通路处理模块灌入上行仿真数据，并提取上行信道组包处理模块输出的上行数据，将上行信道组包处理模块输出的上行数据传输至测试设备，从而由测试设备验证上行信道组包模块输出的上行数据的准确性，从而确定rru中的信号传输信道是否存在问题，可以在开发阶段灵活验证各信号传输信道是否存在缺陷，可以提高rru的开发和维护效率。
68.以下对本技术实施例提供的rru测试方法进行详细介绍。
69.如图2所示，本技术实施例提供一种rru测试方法，该方法应用于rru设备，具体可以应用于rru设备中的现场可编程逻辑门阵列(field programmable gate array，fpga)或arm处理器，该方法包括：
70.s201、将至少一个信道的上行仿真数据输入rru的通路处理模块。
71.可以理解的是，本技术实施例中可以在rru被实际部署之前对rru进行测试，所以可以将测试设备与rru设备相连，测试设备可以通过matlab软件生成各信道的上行仿真向量，以及该上行仿真向量对应的仿真输出向量。在本技术实施例中将上行仿真向量称为上行仿真数据，将仿真输出向量称为仿真输出数据。
72.然后，当需要对待测试信道进行测试时，通过测试设备中的操作维护软件(例如，osp studio，简称为osp)将待测试信道的上行仿真数据传输至rru设备。进而rru设备中的处理芯片，例如fpga或arm，将待测试信道的上行仿真数据输入rru的通路处理模块，然后rru将对上行仿真数据进行上行传输。
73.其中，本技术实施例中的测试设备可以为电脑等安装有osp软件和matlab软件的终端设备。
74.s202、对rru的上行信道组包处理模块输出的上行数据进行乒乓缓存。
75.因rru的时钟频率较高，为了防止数据丢失，可以先对rru上行组包处理模块输出的上行数据进行乒乓缓存。
76.s203、从乒乓缓存的上行数据中提取待测试信道的上行数据，将待测试信道的上行数据缓存于随机存取存储器(random access memory，ram)。
77.其中，ram也称为主存，是一种临时数据存储介质，本技术实施例中可以将待测试信道的上行数据临时缓存于ram，通过ram将待测试信道的上行数据的格式转换为pcie接口对应的格式。
78.s204、通过pcie接口将ram中缓存的待测试信道的上行数据传输至ddr，将ddr中缓存的待测试信道的上行数据传输至测试设备，以使得测试设备将待测试信道的上行数据与待测试信道的仿真输出数据进行对比，确定待测试信道是否存在故障。
79.其中，ddr为双倍速率同步动态随机存储器(double data rate synchronous dynamic random access memory)的简称。
80.因ram的缓存空间有限，所以ram只作为临时缓存，数据流经过ram完成格式转换和时钟域转换后，被通过pcie接口传输至ddr。也就是说，ddr可缓存此次需要测试的待测试信道的所有上行数据。
81.当需要进行测试时，可通过测试设备的osp获取ddr中缓存的待测试信道的上行数据。进而测试设备可将获取到的待测试信道的上行数据与该待测试信道的仿真数据进行对比，若获取到的待测试信道的上行数据与仿真数据一致，则确定该待测试信道不存在故障；若获取到的测试信道的上行数据与仿真数据不一致，则确定该待测试信道存在故障。通过对获取到的待测试信道的上行数据进行分析，可以快速定位待测试信道的故障原因，以便于对待测试信道进行维护。
82.采用上述技术方案，可以将至少一个信道的仿真数据输入rru，对rru的上行信道组包处理模块输出的上行数据进行乒乓缓存，保证了上行组包处理模块输出的上行数据均被采集到，避免了数据丢失。进而可以从乒乓缓存的上行数据中提取待测试信道的上行数据并缓存于ram，然后通过pcie接口将ram中缓存的待测试信道的上行数据传输至ddr，实现了通过pcie接口提取待测试信道的上行数据，使得测试设备可以获取ddr中缓存的待测试信道的上行数据，以确定待测试信道是否存在故障。可见，通过本技术实施例，可以灵活提取待测试信道对上行仿真数据进行传输后输出的上行数据，进而可以实现在开发阶段对rru中的各信道进行测试，可以提高开发和维护效率。
83.在本技术实施例中，通过将待测试信道的上行数据临时缓存于ram可以实现时钟频率的转换。上述s203、从乒乓缓存的上行数据中提取待测试信道的上行数据，将待测试信道的上行数据缓存于ram，可以实现为：
84.依次将乒乓缓存的每个上行数据包与待测试信道的包头进行匹配，若乒乓缓存的上行数据包中存在与待测试信道的包头匹配的上行数据包，则从匹配的上行数据包开始，提取乒乓缓存的上行数据包，以rru的时钟频率将提取的上行数据包写入所述ram。
85.其中，本技术实施例中进行数据提取的过程可通过rru设备中的pcie提数模块实
现，如图3所示，pcie提数模块包括乒乓缓存模块、数据选择模块和数据格式转换模块。其中，数据格式转换模块中包括数据格式转换子模块ram和控制信息缓存子模块：先入先出(first input first output，fifo)队列。通过数据格式转换模块可以实现从业务时钟域到pcie时钟域的转换。
86.其中，测试人员可通过测试设备的osp软件向rru设备的寄存器写入待测试信道的包头以及数据有效信号。进而，乒乓缓存模块在对上行信道组包处理模块输出的上行数据进行乒乓缓存的同时，若数据选择模块识别到寄存器的数据有效信号，则将乒乓缓存模块中缓存的每个上行数据包与寄存器中待测试信道的包头进行匹配，若存在匹配的上行数据包，则数据选择模块触发数据处理状态机从匹配的上行数据包开始，提取乒乓缓存模块中的上行数据包，并以rru的业务处理时钟(491.52mhz)将提取的上行数据包缓存于数据格式转换子模块ram。
87.另外，测试人员还可通过osp软件向控制信息缓存子模块fifo写入控制信息，控制信息包括预设数据总长度和预设首地址。pcie提数模块进行提数的同时，将ram中已缓存的数据与fifo中缓存的控制信息对齐，通过pcie接口传输至ddr。
88.可选地，pcie提数模块可通过rru设备内的fpga实现，充分利用了fpga的逻辑特性，占用的fpga逻辑单元较少，资源利用率较高。
89.在本技术实施例中，数据处理状态机如图4所示，数据处理状态机包括chip_idle、chip_info、chip_read、chip_over四个状态。
90.其中，chip_idle为空闲状态，该数据处理状态机不工作时处于空闲状态。
91.chip_info为传输数据包头的状态。
92.chip_read为读取数据状态。
93.chip_over为数据传输完成状态。
94.其中，在chip_idle状态，会实时检测pcie提数开关是否被打开，若数据选择模块确定乒乓缓存的上行数据包中存在与待测试信道的包头匹配的上行数据包，则打开pcie提数开关，进而数据处理状态机切换为chip_info状态。
95.结合图4，从匹配的上行数据包开始，提取乒乓缓存的上行数据包，以rru的时钟频率将提取的上行数据包写入ram，包括如下步骤：
96.步骤1、将匹配的上行数据包的包头传输至ram。
97.在数据处理状态机的chip_info状态下，可执行该步骤1，在该匹配的上行数据包的包头传输完成后，数据处理状态机切换为chip_read状态，并执行步骤2。
98.步骤2、按照待测试信道对应的数据起始位和数据结束位，提取匹配的上行数据包的数据，将提取的数据传输至ram。
99.其中，在上行数据被传输的过程中，每组数据通过一个长度固定的码片(chip)传输。一个码片可以包括96个数据位，而一个数据包中包括90个数据或64个数据，码片中未被占用的数据位可以进行填0处理。
100.每种信道的每个上行数据包的数据在码片中的数据起始位和数据结束位是固定的，以每个上行数据包中包括64个数据为例，则可根据数据起始位和数据结束位从码片中提取该上行数据包中包括的64个数据。
101.数据处理状态机在chip_read状态下，每读取一个数据判断是否已读取到数据结
束位的数据，若还未读取到数据结束位的数据，则保持chip_read状态，若读取到数据结束位的数据，则在等待指定时长，将码片的剩余部分传输完成后，切换至chip_info状态，传输下一个上行数据包的包头。
102.步骤3、等待指定时长后，将乒乓缓存的下一个上行数据包的包头传输至ram。
103.在下一个上行数据包的包头传输完成后，数据处理状态机再次切换至chip_read状态，并执行步骤4。
104.步骤4、按照待测试信道对应的数据起始位和数据结束位，提取下一个上行数据包的数据，将提取的数据传输至ram。
105.然后重复执行等待指定时长后，将乒乓缓存的下一个上行数据包的包头传输至所述ram，以及按照所述待测试信道对应的数据起始位和数据结束位，提取所述下一个上行数据包的数据，将提取的数据传输至所述ram的步骤，即重复执行上述步骤3和步骤4，直至乒乓缓存的待测试信道的上行数据包均被传输至ram。然后数据处理状态机切换回chip_idle状态，等待进行下次数据提取。
106.通过上述过程，将待测试信道的上行数据包以rru的时钟频率写入ram之后，为了实现时钟域的转换，相应地，上述s204、通过pcie接口将ram中缓存的待测试信道的上行数据传输至ddr，可以实现为：
107.以pcie接口的时钟频率将ram中缓存的待测试信道的上行数据传输至ddr。其中，pcie接口的时钟频率可以为250mhz。
108.采用本技术实施例，通过匹配数据包的包头，可以从乒乓缓存中提取出待测试信道的上行数据，然后通过ram对待测试信道的上行数据进行缓存，可以实现对时钟频率的转换。将上行数据转换为较低的时钟频率后，再传输至测试设备进行处理，可以避免业务时钟频率与pcie接口的时钟频率不一致导致的数据丢失，使得待测试数据的上行数据被完整地传输至测试设备。
109.在本技术另一实施例中，上述s204、通过pcie接口将ram中缓存的待测试信道的上行数据传输至ddr，具体可以实现为：
110.将ram中缓存的待测试信道的上行数据与fifo模块中预先缓存的控制信息进行数据对齐，通过pcie接口向ddr传输ram中缓存的待测试信道的上行数据以及fifo模块中预先缓存的控制信息，控制信息包括预设数据总长度和预设首地址。
111.从预设首地址开始，将通过pcie接口传输的待测试信道的上行数据写入ddr，直至写入ddr的所述待测试信道的数据达到预设数据总长度。
112.其中，ram中缓存的待测试信道的上行数据和fifo模块中预先缓存的控制信息将被同时传输至ddr，ddr的收发引擎可基于控制信息包括的预设首地址，从预设首地址开始在ddr中缓存接收到的上行数据，直至缓存的上行数据达到预设总长度。
113.当需要对待测试信道的上行数据进行测试时，测试设备可获取缓存在ddr中的待测试信道的上行数据。
114.在一种实施方式中，测试设备还可以将获取到的待测试信道的上行数据导入matlab进行算法分析，从而快速判断待测试信道是否存在故障以及出现故障的原因，减少后期维护rru的难度。
115.基于相同的技术构思，本技术实施例还提供一种rru测试装置，如图5所示，该装置
包括存储器520，收发机510，处理器500：
116.存储器520，用于存储计算机程序；收发机510，用于在处理器500的控制下收发数据；处理器500，用于读取存储器520中的计算机程序并执行以下操作：
117.将至少一个信道的上行仿真数据输入射频拉远单元rru的通路处理模块；
118.对rru的上行信道组包处理模块输出的上行数据进行乒乓缓存；
119.从乒乓缓存的上行数据中提取待测试信道的上行数据，将待测试信道的上行数据缓存于随机存取存储器ram；
120.通过pcie接口将ram中缓存的待测试信道的上行数据传输至双倍速率同步动态随机存储器ddr，将ddr中缓存的待测试信道的上行数据传输至测试设备，以使得测试设备将待测试信道的上行数据与待测试信道的仿真输出数据进行对比，确定待测试信道是否存在故障。
121.处理器500，具体用于读取存储器520中的计算机程序并执行以下操作：
122.依次将乒乓缓存的每个上行数据包与待测试信道的包头进行匹配；
123.若乒乓缓存的上行数据包中存在与待测试信道的包头匹配的上行数据包，则从匹配的上行数据包开始，提取乒乓缓存的上行数据包，以rru的时钟频率将提取的上行数据包写入ram；
124.通过pcie接口将ram中缓存的待测试信道的上行数据传输至双倍速率同步动态随机存储器ddr，包括：
125.以pcie接口的时钟频率将ram中缓存的待测试信道的上行数据传输至ddr。
126.在一种实施方式中，处理器500，具体用于读取存储器520中的计算机程序并执行以下操作：
127.将匹配的上行数据包的包头传输至ram；
128.按照待测试信道对应的数据起始位和数据结束位，提取匹配的上行数据包的数据，将提取的数据传输至ram；
129.等待指定时长后，将乒乓缓存的下一个上行数据包的包头传输至ram；
130.按照待测试信道对应的数据起始位和数据结束位，提取下一个上行数据包的数据，将提取的数据传输至ram；
131.重复执行等待指定时长后，将乒乓缓存的下一个上行数据包的包头传输至ram，以及按照待测试信道对应的数据起始位和数据结束位，提取下一个上行数据包的数据，将提取的数据传输至ram的步骤，直至乒乓缓存的待测试信道的上行数据包均被传输至ram。
132.在一种实施方式中，处理器500，具体用于读取存储器520中的计算机程序并执行以下操作：
133.将ram中缓存的待测试信道的上行数据与先入先出fifo模块中预先缓存的控制信息进行数据对齐，通过pcie接口向ddr传输ram中缓存的待测试信道的上行数据以及fifo模块中预先缓存的控制信息，控制信息包括预设数据总长度和预设首地址；
134.从预设首地址开始，将通过pcie接口传输的待测试信道的上行数据写入ddr，直至写入ddr的待测试信道的数据达到预设数据总长度。
135.收发机510，用于在处理器500的控制下接收和发送数据。
136.其中，在图5中，总线架构可以包括任意数量的互联的总线和桥，具体由处理器500
代表的一个或多个处理器和存储器520代表的存储器的各种电路链接在一起。总线架构还可以将诸如外围设备、稳压器和功率管理电路等之类的各种其他电路链接在一起，这些都是本领域所公知的，因此，本文不再对其进行进一步描述。总线接口提供接口。收发机510可以是多个元件，即包括发送机和接收机，提供用于在传输介质上与各种其他装置通信的单元，这些传输介质包括无线信道、有线信道、光缆等传输介质。处理器500负责管理总线架构和通常的处理，存储器520可以存储处理器500在执行操作时所使用的数据。
137.处理器500可以是中央处埋器(cpu)、专用集成电路(application specific integrated circuit，asic)、现场可编程门阵列(field－programmable gate array，fpga)或复杂可编程逻辑器件(complex programmable logic device，cpld)，处理器也可以采用多核架构。
138.在此需要说明的是，本发明实施例提供的上述装置，能够实现上述方法实施例所实现的所有方法步骤，且能够达到相同的技术效果，在此不再对本实施例中与方法实施例相同的部分及有益效果进行具体赘述。
139.基于相同的技术构思，本技术实施例还提供一种rru测试装置，如图6所示，该装置包括：
140.输入单元601，用于将至少一个信道的上行仿真数据输入射频拉远单元rru的通路处理模块；
141.缓存单元602，用于对所述rru的上行信道组包处理模块输出的上行数据进行乒乓缓存；
142.提取单元603，用于从乒乓缓存的上行数据中提取待测试信道的上行数据，将待测试信道的上行数据缓存于随机存取存储器ram；
143.传输单元604，用于通过pcie接口将所述ram中缓存的待测试信道的上行数据传输至双倍速率同步动态随机存储器ddr，将所述ddr中缓存的待测试信道的上行数据传输至测试设备，以使得所述测试设备将待测试信道的上行数据与所述待测试信道的仿真输出数据进行对比，确定所述待测试信道是否存在故障。
144.在一种实施方式中，提取单元603，具体用于：
145.依次将乒乓缓存的每个上行数据包与待测试信道的包头进行匹配；
146.若乒乓缓存的上行数据包中存在与待测试信道的包头匹配的上行数据包，则从匹配的上行数据包开始，提取乒乓缓存的上行数据包，
147.以所述rru的时钟频率将提取的上行数据包写入所述ram。
148.传输单元604，具体用于以所述pcie接口的时钟频率将所述ram中缓存的待测试信道的上行数据传输至所述ddr。
149.在一种实施方式中，提取单元603，具体用于：
150.将所述匹配的上行数据包的包头传输至所述ram；
151.按照所述待测试信道对应的数据起始位和数据结束位，提取所述匹配的上行数据包的数据，将提取的数据传输至所述ram；
152.等待指定时长后，将乒乓缓存的下一个上行数据包的包头传输至所述ram；
153.按照所述待测试信道对应的数据起始位和数据结束位，提取所述下一个上行数据包的数据，将提取的数据传输至所述ram；
154.重复执行所述等待指定时长后，将乒乓缓存的下一个上行数据包的包头传输至所述ram，以及所述按照所述待测试信道对应的数据起始位和数据结束位，提取所述下一个上行数据包的数据，将提取的数据传输至所述ram的步骤，直至乒乓缓存的所述待测试信道的上行数据包均被传输至所述ram。
155.需要说明的是，本技术实施例中对单元的划分是示意性的，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式。另外，在本技术各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
156.所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个处理器可读取存储介质中。基于这样的理解，本技术的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或处理器(processor)执行本技术各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：u盘、移动硬盘、只读存储器(read-only memory，rom)、随机存取存储器(random access memory，ram)、磁碟或者光盘等各种可以存储程序代码的介质。
157.在本发明提供的又一实施例中，还提供了一种处理器可读存储介质，该处理器可读存储介质内存储有计算机程序，所述计算机程序被处理器执行时实现上述任一rru测试方法的步骤。
158.所述处理器可读存储介质可以是处理器能够存取的任何可用介质或数据存储设备，包括但不限于磁性存储器(例如软盘、硬盘、磁带、磁光盘(mo)等)、光学存储器(例如cd、dvd、bd、hvd等)、以及半导体存储器(例如rom、eprom、eeprom、非易失性存储器(nand flash)、固态硬盘(ssd))等。
159.在本发明提供的又一实施例中，还提供了一种包含指令的计算机程序产品，当其在计算机上运行时，使得计算机执行上述实施例中任一rru测试方法。
160.本领域内的技术人员应明白，本技术的实施例可提供为方法、系统、或计算机程序产品。因此，本技术可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本技术可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器和光学存储器等)上实施的计算机程序产品的形式。
161.本技术是参照根据本技术实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机可执行指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机可执行指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
162.这些处理器可执行指令也可存储在能引导计算机或其他可编程数据处理设备以
特定方式工作的处理器可读存储器中，使得存储在该处理器可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
163.这些处理器可执行指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
164.显然，本领域的技术人员可以对本技术进行各种改动和变型而不脱离本技术的精神和范围。这样，倘若本技术的这些修改和变型属于本技术权利要求及其等同技术的范围之内，则本技术也意图包含这些改动和变型在内。