基于信号接收的信号混频电路装置以及接收机的制作方法

1.本技术涉及通信技术领域，具体涉及一种基于信号接收的信号混频电路装置以及接收机。


背景技术：

2.传统的接收机从天线接收射频信号，射频信号可以依次经过印刷电路板（pcb）上的带通滤波器或低通滤波器、匹配网络（mn）、低噪声放大器（lna）、混频器、模拟基带滤波器、模数转换器（adc）以及数字解调器，得到所需要的信号。单端接收机需要将单端射频信号转换成差分中频信号，目前有两种方式：第一种，传统的单平衡混频器能够直接将单端射频信号转换为差分中频信号，但是，单平衡混频器对本振信号输入端（lo端口）的噪声非常敏感，容易导致噪声系数较大。第二种，利用片内或片外巴伦将单端射频信号转换为差分射频信号，差分射频信号由双平衡混频器采样得到差分中频信号，然而，在天线之后设置巴伦导致芯片面积增大、成本高、功耗大。


技术实现要素：

3.本技术提供一种基于信号接收的信号混频电路装置以及接收机，以克服或缓解现有技术中存在的一个或者更多个问题，至少提供一种有益的选择。
4.第一方面，本实施例提供了一种基于信号接收的信号混频电路装置，包括第一混频器、第二混频器以及与第一混频器串联连接的信号放大电路；第一混频器包括：用于接收射频信号的射频信号输入端、用于采样第一本振信号和第二本振信号的一组本振信号输入端、用于输出第一混频信号的第一混频输出端以及用于输出第二混频信号的第二混频输出端；第一混频器的第一混频输出端与第一混频器的第二混频输出端连接至信号放大电路；第二混频器包括：接电容的输入端、用于反相采样第一本振信号和第二本振信号的一组本振信号输入端、第一混频输出端以及第二混频输出端；第二混频器的第一混频输出端与第一混频器的第一混频输出端连接、第二混频器的第二混频输出端与第一混频器的第二混频输出端连接。
5.在一种实施方式中，信号放大电路包括：第一级放大器和第一电阻器；第一级放大器包括：与所述第一混频器的第一混频输出端连接以用于接收所述第一混频信号的第一输入端、与所述第一混频器的第二混频输出端连接以用于接收所述第二混频信号的第二输入端、第一输出端以及第二输出端；在第一输入端与第一输出端这两端，以及在第二输入端与第二输出端这两端均并联第一电阻器。
6.在一种实施方式中，信号放大电路还包括：第二级放大器和第二电阻器；第二级放大器包括：第一输入端、第二输入端、第一输出端以及第二输出端；第二级放大器的第一输入端与第一级放大器的第一输出端连接于第一连接点，第二级放大器的
第二输入端与第一级放大器的第二输出端连接于第二连接点，将所述第一电阻器并联在第一级放大器的第一输入端与第二级放大器的第一输出端这两端、以及第一级放大器的第二输入端与第二级放大器的第二输出端这两端；在第一连接点与第二级放大器的第一输出端这两端、以及在第二连接点与第二级放大器的第二输出端这两端均并联第二电阻器。
7.在一种实施方式中，第一混频器包括第一晶体管开关和第二晶体管开关；第一晶体管开关包括用于输入第一本振信号的栅极、用于输出第一混频信号的漏极，以及源极；第二晶体管开关包括用于输入第二本振信号的栅极，用于输出第二混频信号的漏极，以及源极；第一晶体管开关的源极和第二晶体管开关的源极用于输入射频信号。
8.在一种实施方式中，第二混频器包括第三晶体管开关和第四晶体管开关；第三晶体管开关包括用于输入第二本振信号的栅极、用于输入第一混频信号的源极，以及漏极；第三晶体管开关的源极与第一晶体管开关的漏极连接；第四晶体管开关包括用于输入第一本振信号的栅极，用于输入第二混频信号的源极，以及漏极；第四晶体管开关的源极与第二晶体管开关的漏极连接；第三晶体管开关的漏极和第四晶体管开关的漏极接地。
9.在一种实施方式中，第一本振信号的相位为0
°
，第二本振信号的相位为180
°
；或第一本振信号的相位为90
°
，第二本振信号的相位为270
°
，第一本振信号和第二本振信号之间的相位差为180
°
。
10.在一种实施方式中，第一级放大器和/或第二级放大器包括单级的互补型金属氧化物半导体电路单元。
11.在一种实施方式中，第一级放大器和/或第二级放大器包括多级的互补型金属氧化物半导体电路单元。
12.第二方面，本实施例提供了一种接收机，包括至少一个信号混频电路装置。
13.本技术采用上述技术方案，具有如下优点：由于在第一混频器的输出端连接了第二混频器，第二混频器对第一本振信号和第二本振信号的采样方式与第一混频器的采样方式相反，进而通过第二混频器核心的双重平衡特性来消除第一混频器的本振信号输入端的噪声，同时，无需连接芯片外巴伦，明显缩小了电路面积，降低了成本和功耗。
14.上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本技术进一步的方面、实施方式和特征将会是容易明白的。
附图说明
15.在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本技术公开的一些实施方式，而不应将其视为是对本技术范围的限制。附图用于更好地理解本方案，不构成对本技术的限定。其中：图1绘示本技术实施例提供的一种信号混频电路装置的结构示意图；图2绘示本技术实施例提供的另一种信号混频电路装置的结构示意图；
图3绘示本技术实施例提供的另一种信号混频电路装置的结构示意图；图4绘示本技术实施例提供的第一混频器的结构示意图；图5绘示本技术实施例提供的第二混频器的结构示意图；图6绘示本技术实施例提供的一种第一级放大器或第二级放大器的结构示意图；图7绘示本技术实施例提供的另一种第一级放大器或第二级放大器的结构示意图；图8绘示本技术实施例提供的另一种第一级放大器或第二级放大器的结构示意图；图9绘示本技术实施例提供的另一种第一级放大器或第二级放大器的结构示意图；图10绘示本技术实施例提供的另一种信号混频电路装置结构示意图；图11绘示本技术实施例提供的一种接收机示意图。附图标记列表：图1：第一混频器10、射频信号输入端110、第一本振信号输入端121、第二本振信号输入端122、第一混频输出端130、第二混频输出端140；第二混频器20、第一混频输出端210、第二混频输出端220、第一本振信号输入端231、第二本振信号输入端232、接电容的输入端240、电容30、信号放大电路40。
16.图2：第一混频器10、射频信号输入端110、第一本振信号输入端121、第二本振信号输入端122、第一混频输出端130、第二混频输出端140；第二混频器20、第一混频输出端210、第二混频输出端220、第一本振信号输入端231、第二本振信号输入端232、接电容的输入端240、电容30、信号放大电路40；第一级放大器410、第一输入端411、第二输入端412、第一输出端413第二输出端414、第一电阻器r1。
17.图3：第一混频器10、射频信号输入端110、第一本振信号输入端121、第二本振信号输入端122、第一混频输出端130、第二混频输出端140；第二混频器20、第一混频输出端210、第二混频输出端220、第一本振信号输入端231、第二本振信号输入端232、接电容的输入端240、电容30、信号放大电路40；第一级放大器410、第一输入端411、第二输入端412、第一输出端413第二输出端414、第一电阻器r1；第二级放大器420、第一输入端421、第二输入端422、第一输出端423、第二输出端424、第一连接点a、第二连接点b、第二电阻器r2。
18.图4：第一晶体管开关111、第二晶体管开关112、射频信号输入端110、第一本振信号输入端121、第二本振信号输入端122。
19.图5：第三晶体管开关113、第四晶体管开关114、第一混频输出端210、第二混频输出端
220、第一本振信号输入端231、第二本振信号输入端232、接电容的输入端240、电容30。
20.图6：第一晶体管101、第二晶体管102、第三晶体管103、第四晶体管104。
21.图7：第一晶体管101’、第二晶体管102’、第三晶体管103’、第四晶体管104’、第五晶体管105’、第六晶体管106’、第七晶体管107’、第八晶体管108’。
22.图9：第一晶体管101
’’
、第二晶体管102
’’
、第三晶体管103
’’
、第四晶体管104
’’
、第五晶体管105
’’
、第六晶体管106
’’
、第七晶体管107
’’
、第八晶体管108
’’
、第九晶体管109
’’
、第十晶体管100
’’
；第三连接点c、第四连接点d。
23.图10：第一信号混频电路装置1；第二信号混频电路装置2。
具体实施方式
24.在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本技术的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。
25.在本技术的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。
26.此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本技术的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
27.在本技术中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本技术中的具体含义。
28.在本技术中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。
29.下文的公开提供了许多不同的实施方式或例子用来实现本技术的不同结构。为了
简化本技术的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本技术。此外，本技术可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本技术提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
30.在一种具体实施方式中，如图1所示，提供一种基于信号接收的信号混频电路装置，包括第一混频器10、第二混频器20以及与第一混频器10串联连接的信号放大电路40；第一混频器10包括：用于接收射频信号的射频信号输入端110、用于采样第一本振信号和第二本振信号的一组本振信号输入端、用于输出第一混频信号的第一混频输出端130以及用于输出第二混频信号的第二混频输出端140；第一混频输出端130与第二混频输出端140连接至信号放大电路40；第二混频器20包括：接电容30的输入端240、用于反相采样第一本振信号和第二本振信号的一组本振信号输入端、第一混频输出端210、以及第二混频输出端220；第二混频器20的第一混频输出端210与第一混频器10的第一混频输出端130连接、第二混频器20的第二混频输出端220与第一混频器10的第二混频输出端140连接。
31.一种示例中，接收射频信号的天线连接至第一混频器10。第一混频器10包括用于接收射频信号的射频信号输入端110、一组本振信号输入端、第一混频输出端130和第二混频输出端140。本振信号输入端包括用于接收第一本振信号的第一本振信号输入端121和用于接收第二本振信号的第二本振信号输入端122。第二混频器20包括第一混频输出端210、第二混频输出端220、一组本振信号输入端、以及接电容30的输入端240。第二混频器20的一组本振信号输入端包括用于接收第二本振信号的第一本振信号输入端231和用于接收第一本振信号的第二本振信号输入端232。
32.混频器是输出信号频率等于两输入信号频率之和、差或为两者其他组合的电路。一方面，第一混频器10将第一混频信号和第二混频信号发送至第二混频器20。另一方面，第一混频器10将第一混频信号和第二混频信号发送至信号放大电路40。由于第二混频器20采用与第一混频器10相位相反的采样方式，所以能够利用第二混频器20消除掉第一混频器的本振信号输入端的端口噪声。电容30还可以用于抵消天线的阻抗。
33.本实施方式提供的信号混频电路装置，在第一混频器的输出端连接了第二混频器，第一混频器采样第一本振信号和第二本振信号，第二混频器反相采样第一本振信号和第二本振信号，进而通过第二混频器核心的双重平衡特性来消除第一混频器的本振信号输入端的噪声，同时，无需连接芯片外巴伦，明显缩小了电路面积，降低了成本和功耗。
34.在一种实施方式中，如图2所示，信号放大电路40包括：第一级放大器410和第一电阻器r1；第一级放大器410包括：与第一混频器10的第一混频输出端130连接以用于接收第一混频信号的第一输入端411、与第一混频器10的第二混频输出端140连接以用于接收第二混频信号的第二输入端412、第一输出端413以及第二输出端414；在第一输入端411与第一输出端413这两端，以及在第二输入端412与第二输出端414这两端均并联第一电阻器r1。
35.在一种实施方式中，如图3所示，信号放大电路40还包括：第二级放大器420和第二
电阻器r2；第二级放大器420包括：第一输入端421、第二输入端422、第一输出端423以及第二输出端424；第一输入端421与第一输出端413连接于第一连接点a，第二输入端422与第二输出端414连接于第二连接点b，将第一电阻器r1并联在第一输入端411与第一输出端423这两端、以及第二输入端412与第二输出端424这两端；在第一连接点a与第一输出端423这两端、以及在第二连接点b与第二输出端424这两端均并联第二电阻器r2。
36.一种示例中，可以将第一级放大器410、第二级放大器420以及第一电阻器r1和第二电阻器r2构成的电路结构称为嵌套互阻抗放大电路结构。计算第一级放大器410的跨导gm1，并根据跨导gm1计算嵌套互阻抗放大器的开环增益a=gm1*r2，增大第一级放大器410的跨导gm1，能够有效降低噪声系数。
37.计算得到嵌套互阻抗放大器的输入阻抗为，为了保证源阻抗匹配，实现较精确的源阻抗匹配，并减小回波损耗，输入阻抗应当为固定值。所以，在增大gm1的同时降低r2。
38.因为r1/r2是固定值，且输入回波损失或s11与比例r1/r2成正比，所以，芯片上电阻器r1和r2的变化不会影响源阻抗匹配。s11越小，输入阻抗匹配的越好，信号的传输损耗越小。第二级放大器420的增益越大，信号混频电路装置的线性度越好，不仅满足了源阻抗匹配，有效降低噪声系数、提高增益、以及线性度较高，同时缩小了电路面积，降低了功耗。
39.在一种实施方式中，如图4所示，第一混频器10包括第一晶体管开关111和第二晶体管开关112；第一晶体管开关111包括用于输入第一本振信号的栅极、用于输出第一混频信号的漏极，以及源极；第二晶体管开关112包括用于输入第二本振信号的栅极，以及用于输出第二混频信号的漏极，以及源极；第一晶体管开关111的源极和第二晶体管开关112的源极用于输入射频信号。
40.一种示例中，第一晶体管开关111和第二晶体管开关112可以为pmos晶体管或者nmos晶体管。第一晶体管开关111中的源极和第二晶体管开关112中的源极相连，形成射频信号输入端110。第一晶体管开关的栅极作为第一本振信号输入端121，第二晶体管开关112的栅极作为第二本振信号输入端122。第一晶体管开关111的漏极作为第一混频输出端130，第二晶体管开关112的漏极作为第二混频输出端140。
41.第一晶体管开关111和第二晶体管开关112用于对射频信号进行采样并将其向下变频至中频信号。具体的，可以通过采用差分采样时钟将射频信号向下变频为差分中频信号。下变频的目的是为了降低信号的载波频率或是直接去除载波频率得到基带信号。第一混频信号ifp和第二混频信号ifn可以是差分中频信号。
42.在一种实施方式中，如图5所示，第二混频器20包括第三晶体管开关113和第四晶体管开关114；第三晶体管开关113包括用于输入第二本振信号的栅极、用于输入第一混频信号的源极，以及漏极；第三晶体管开关113的源极与第一晶体管开关111的漏极连接；第四晶体管开关114包括用于输入第一本振信号的栅极，用于输入第二混频信号
的源极，以及漏极；第四晶体管开关114的源极与第二晶体管开关112的漏极连接；第三晶体管开关113的漏极和第四晶体管开关114的漏极接电容30。
43.一种示例中，第三晶体管开关113和第四晶体管开关114可以为pmos晶体管或者nmos晶体管。第三晶体管开关113中的栅极作为第一本振信号输入端231，来接收第二本振信号。第四晶体管开关114中的栅极作为第二本振信号输入端232，来接收第一本振信号。第三晶体管开关113的漏极和第四晶体管开关114的漏极相连接电容30。
44.通过以上连接关系可知，第一混频器10和第二混频器20之间发生混频噪声的抵消，有效消除了第一混频器10中的一组本振信号输入端的端口噪声。
45.在一种实施方式中，第一本振信号的相位为0
°
，第二本振信号的相位为180
°
；或第一本振信号的相位为90
°
，第二本振信号的相位为270
°
。
46.一种示例中，如图3所示，第一本振信号lop的相位可以为0
°
，第二本振信号lon的相位可以为180
°
，或者，第一本振信号lop的相位可以为90
°
，第二本振信号lon的相位可以为270
°
，第一本振信号lop和第二本振信号lon可以有180
°
的相位差。当然，第一本振信号lop和第二本振信号lon的相位以及预设相位差均可以根据实际需求进行适应性调整，均在本实施方式的保护范围内。
47.在一种实施方式中，第一级放大器410和/或第二级放大器420包括单级的互补型金属氧化物半导体电路单元。列举两种单级的互补型金属氧化物半导体电路单元作为示例进行说明。
48.如图6所示，提供了一种单级的互补型金属氧化物半导体电路单元，应用于第一级放大器410，结合图2或图3所示，单级的互补型金属氧化物半导体电路单元包括第一晶体管101、第二晶体管102、第三晶体管103以及第四晶体管104；第一晶体管101的栅极和第三晶体管103的栅极相连作为第一输入端411，第二晶体管102的栅极和第四晶体管104的栅极相连作为第二输入端412，第一晶体管101的漏极和第三晶体管103的漏极相连作为第二输出端414，第二晶体管102的漏极和第四晶体管104的漏极相连作为第一输出端413。
49.一种示例中，两个晶体管串联形成第一支路，另外两个晶体管串联形成第二支路，第一支路和第二支路并联。并联电路的一端通过一恒流源连接至v
dd
，并联电路的另一端通过另一恒流源连接至vss。具体的，第一晶体管101和第二晶体管102可以pmos晶体管，第三晶体管103和第四晶体管104可以为nmos晶体管。第一晶体管101的源极和第二晶体管102的源极相连，并通过恒流源连接至v
dd
。第三晶体管103的源极和第四晶体管104的源极相连，并通过另一恒流源连接至vss。其中，芯片的工作电压为v
dd
，接地的电压为vss。
50.需要指出的是，在第一级放大器410包括本实施方式提供的单级的互补型金属氧化物半导体电路单元的情况下，第一晶体管101的栅极和第三晶体管103的栅极相连作为第一输入端411，来输入第一混频信号ifp（inp）；第二晶体管102的栅极和第四晶体管104的栅极相连作为第二输入端412，以输入第二混频信号ifn（inn）；第一晶体管101的漏极和第三晶体管103的漏极相连作为第二输出端414，以输出第二放大信号（outn），第二晶体管102的漏极和第四晶体管104的漏极相连作为第一输出端413，以输出第一放大信号（outp）。
51.如图6所示，提供了一种单级的互补型金属氧化物半导体电路单元，应用于第二级放大器420，结合图3所示，第一晶体管101的栅极和第三晶体管103的栅极相连作为第二级放大器420的第一输入端421，以输入第一放大信号（inp）；第二晶体管102的栅极和第四晶
体管104的栅极相连作为第二级放大器420的第二输入端422，以输入第二放大信号（inn）；第一晶体管101的漏极和第三晶体管103的漏极相连作为第二输出端424，以输出第四放大信号（outn），第二晶体管102的漏极和第四晶体管104的漏极相连作为第一输出端423，以输出第三放大信号（outp）。
52.如图7所示，提供了另一种单级的互补型金属氧化物半导体电路单元，包括第一晶体管101’、第二晶体管102’、第三晶体管103’、第四晶体管104’、第五晶体管105’、第六晶体管106’、第七晶体管107’以及第八晶体管108’。第一晶体管101’、第三晶体管103’、第五晶体管105’以及第七晶体管107’依次串联形成第一支路。第二晶体管102’、第四晶体管104’、第六晶体管106’、以及第八晶体管108’依次串联形成第二支路。第一支路和第二支路并联，并联电路的一端通过一恒流源连接至v
dd
，并联电路的另一端通过另一恒流源连接至vss。具体的，第一晶体管101’、第二晶体管102’、第三晶体管103’以及第四晶体管104’可以为pmos晶体管。第五晶体管105’、第六晶体管106’、第七晶体管107’以及第八晶体管108’可以为nmos晶体管。第一晶体管101’的源极和第二晶体管102’的源极通过恒流源连接至v
dd
，第七晶体管107’的源极和第八晶体管108’的源极通过另一恒流源连接至v
ss
。
53.如图7所示，提供了另一种单级的互补型金属氧化物半导体电路单元，应用于第一级放大器410，结合图2或图3所示，第一晶体管101’的栅极和第七晶体管107’的栅极相连作为第一输入端411，第二晶体管102’的栅极和第八晶体管108’的栅极相连作为第二输入端412，第三晶体管103’的漏极和第五晶体管105’的漏极相连作为第二输出端414，第四晶体管104’的漏极和第六晶体管106’的漏极相连作为第一输出端413。第三晶体管103’的栅极和第四晶体管104’的栅极可以相连，接入一恒定的电压，第五晶体管105’的栅极和第六晶体管106’的栅极可以相连，接入另一恒定的电压。
54.需要指出的是，在第一级放大器410包括本实施方式提供的单级的互补型金属氧化物半导体电路单元的情况下，第一晶体管101’的栅极和第七晶体管107’的栅极相连作为第一输入端411，来输入第一混频信号ifp（inp）；第二晶体管102’的栅极和第八晶体管108’的栅极相连作为第二输入端412，以输入第二混频信号ifn（inn）；第三晶体管103’的漏极和第五晶体管105’的漏极相连作为第二输出端414，以输出第二放大信号（outn），第四晶体管104’的漏极和第六晶体管106’的漏极相连作为第一输出端413，以输出第一放大信号（outp）。
55.如图7所示，提供了另一种单级的互补型金属氧化物半导体电路单元，应用于第二级放大器420，结合图3所示，第一晶体管101’的栅极和第七晶体管107’的栅极相连作为第二级放大器420的第一输入端421，来输入第一放大信号（inp）；第二晶体管102’的栅极和第八晶体管108’的栅极相连作为第二输入端422，以输入第二放大信号（inn）；第三晶体管103’的漏极和第五晶体管105’的漏极相连作为第二输出端424，以输出第四放大信号（outn），第四晶体管104’的漏极和第六晶体管106’的漏极相连作为第一输出端423，以输出第三放大信号（outp）。
56.本实施方式中，提供的单级的互补型金属氧化物半导体电路单元面积小、功耗小，同时还能为降噪提供足够的电流信号或电压信号。
57.在一种实施方式中，第一级放大器410和/或第二级放大器420包括多级的互补型金属氧化物半导体电路单元。多级的互补型金属氧化物半导体电路单元包括依次串联连接
的输入子单元、增益子单元以及输出子单元。
58.一种示例中，如图8所示，多级的互补型金属氧化物半导体电路单元可以包括依次串联连接的输入子单元、增益子单元以及输出子单元，增益子单元的两端并联有相位补偿电容。
59.如果图2或图3中的第一级放大器410采用了图8所示的多级的互补型金属氧化物半导体电路单元，那么输入子单元包括第一输入端411和第二输入端412，第一输入端411用于接收第一混频信号，第二输入端412用于接收第二混频信号。输出子单元包括第一输出端413和第二输出端414，用于输出第一级差分放大后的信号。当然，第一级放大器410还可以采用单级的互补型金属氧化物半导体电路单元，同样能够输出第一级差分放大后的信号。
60.如果图3中的第二级放大器420采用了图8所示的多级的互补型金属氧化物半导体电路单元，那么输入子单元包括第一输入端421和第二输入端422，用于输入第一级放大器410输出的第一级差分放大后的信号。输出子单元包括第一输出端423和第二输出端424，用于输出第二级差分放大后的信号。
61.本实施方式中，采用多级的互补型金属氧化物半导体电路单元可以提高开环增益，从而获得更好的线性性能。
62.在一种实施方式中，如图9所示，以两级的互补型金属氧化物半导体电路单元为例进行说明。
63.两级的互补型金属氧化物半导体电路单元应用于图2或图3中的第一级放大器410时，输入子单元包括第一晶体管101
’’
和第二晶体管102
’’
，第一晶体管101
’’
的栅极作为第一输入端411，第二晶体管102
’’
的栅极作为第二输入端412，第一晶体管101
’’
的源极和第二晶体管102
’’
的源极连接至v
dd
，第一晶体管101
’’
的漏极和第二晶体管102
’’
的漏极连接至vss；增益子单元包括第三晶体管103
’’
、第四晶体管104
’’
、第五晶体管105
’’
以及第六晶体管106
’’
，第三晶体管103
’’
的栅极和第四晶体管104
’’
的栅极接入相同的第一电压，第三晶体管103
’’
的源极和第四晶体管104
’’
的源极相连至v
dd
，第三晶体管103
’’
的漏极和第四晶体管104
’’
的漏极相连至vss；第五晶体管105
’’
和第六晶体管106
’’
的栅极接入相同的第二电压，第五晶体管105
’’
的源极和第六晶体管106
’’
的源极连接至v
dd
，第五晶体管105
’’
的漏极和第六晶体管106
’’
的漏极相连至vss；输出子单元包括第七晶体管107
’’
、第八晶体管108
’’
、第九晶体管109
’’
以及第十晶体管100
’’
，第七晶体管107
’’
的栅极与第三晶体管103
’’
的源极以及第四晶体管104
’’
的源极相连于第三连接点c，第七晶体管107
’’
的源极连接至v
dd
，第七晶体管107
’’
的漏极和第八晶体管108
’’
的漏极相连作为第一输出端413，第八晶体管108
’’
的栅极和源极连接至v
ss
；第九晶体管109
’’
的栅极与第五晶体管105
’’
的源极以及第六晶体管106
’’
的源极相连于第四连接点d，第九晶体管109
’’
的源极连接至v
dd
，第九晶体管109
’’
的漏极和第十晶体管100
’’
的漏极相连作为第二输出端414，第十晶体管100
’’
的栅极和源极连接至v
ss
。
64.一种示例中，第一晶体管101
’’
、第二晶体管102
’’
、第三晶体管103
’’
、第六晶体管106
’’
、第七晶体管107
’’
、第九晶体管109
’’ꢀ
可以为pmos晶体管。第四晶体管104
’’
、第五晶体管105
’’
、 第八晶体管108
’’
以及第十晶体管100
’’
可以为nmos晶体管。第一晶体管101
’’
的源极和第二晶体管102
’’
的源极可以相连，并通过一恒流源连接至v
dd
，第一晶体管101
’’
的漏极和第二晶体管102
’’
的漏极可分别通过两个恒流源连接至vss。第七晶体管107
’’
的栅极与第三晶体管103
’’
的源极以及第四晶体管104
’’
的源极相连于第三连接点c之后，可以通过一恒流源连接至v
dd
。第七晶体管107
’’
的源极可以直接连接至v
dd
。第八晶体管108
’’
的栅极可以与第三晶体管103
’’
的漏极以及第四晶体管104
’’
的漏极相连之后，通过一恒流源连接至v
ss
，第八晶体管108
’’
的漏极可以直接连接至v
ss
。同样的，第九晶体管109
’’
的栅极与第五晶体管105
’’
的源极以及第六晶体管106
’’
的源极相连于第四连接点之后，可以通过一恒流源连接至v
dd
。第九晶体管109
’’
的源极可以直接连接至v
dd
。第十晶体管100
’’
的栅极可以与第五晶体管105
’’
的漏极以及第六晶体管106
’’
的漏极相连之后，通过一恒流源连接至v
ss
，第十晶体管100
’’
的漏极可以直接连接至v
ss
。
65.需要指出的是，在第一级放大器410包括本实施方式提供的两级的互补型金属氧化物半导体电路单元的情况下，第一晶体管101
’’
的栅极作为第一输入端411，以输入第一混频信号ifp（inp）；第二晶体管102
’’
的栅极作为第二输入端412，以输入第二混频信号ifn（inn）；第七晶体管107
’’
的漏极和第八晶体管108
’’
的漏极相连作为第一输出端413，以输出第一放大信号（outp），第九晶体管109
’’
的漏极和第十晶体管100
’’
的漏极相连作为第二输出端414，以输出第二放大信号（outn）。
66.两级的互补型金属氧化物半导体电路单元应用于图3中的第一级放大器420时，第一晶体管101
’’
的栅极作为第一输入端421，以输入第一放大信号（inp）；第二晶体管102
’’
的栅极作为第二输入端422，以输入第二放大信号（inn）；第七晶体管107
’’
的漏极和第八晶体管108
’’
的漏极相连作为第一输出端423，以输出第三放大信号（outp），第九晶体管109
’’
的漏极和第十晶体管100
’’
的漏极相连作为第二输出端424，以输出第四放大信号（outn）。
67.当然，多级的互补型金属氧化物半导体电路单元可以根据实际需求进行设计，均在本实施方式的保护范围内。
68.在本技术实施例中，上述图1、图2或者图3所示的信号混频电路装置可以通过芯片实现，即图1、图2或者图3所示的信号混频电路装置包含在同一片信号处理芯片中。
69.在无线通信系统中，通信设备的无线信号收发功能可以通过通信设备中的天线单元、接收机和发射机组成。在本技术实施例中，如图10所示，接收机包括如上述实施方式提供的至少一个信号混频电路装置。例如，接收机包括信号混频电路装置1和信号混频电路装置2。信号混频电路装置1可以是如图3所示的信号混频电路装置，其内部电路结构，请参考图3，在此不再叙述。信号混频电路装置2也可以是如图3所示的信号混频电路装置，其内部电路结构，请参考图3，在此不再叙述。当然，可以根据实际需求设置更多的信号混频电路装置，均在本实施方式的保护范围内。
70.如图11所示，信号混频电路装置之后依次连接滤波器、模数转换器以及数字解调器。其中，滤波器可以为模拟基带滤波器等。由于以上实施方式提供的信号混频电路装置替换了原有接收机中的带通滤波器或低通滤波器、mn（matching-network，匹配网络）、lna（low noise amplifier，低噪声放大器）以及混频器，所以有效减小了接收机的体积，降低了功耗，提高了信号放大的效率。
71.在本技术实施例中，信号接收方法可以由基于信号接收的信号混频电路装置来实现，该信号接收方法可以包括如下步骤：
通过射频信号输入端110接收射频信号；通过第一混频器10将射频信号、第一本振信号和第二本振信号进行混频，输出第一混频信号；通过第二混频器20将电容30端输入的信号、反相采样的第一本振信号和第二本振信号进行混频，输出第二混频信号；通过信号放大电路40对第一混频信号和第二混频信号进行放大，输出放大信号。
72.其中，上述基于信号接收的信号混频电路装置中的各个元件的连接方式，以及上述各个步骤的具体实现方式，可以参考上述图1、图2以及图3中的描述，本技术实施例不再赘述。
73.本技术实施例所示的信号接收方法，通过第一混频器采样第一本振信号和第二本振信号，通过第二混频器反相采样第一本振信号和第二本振信号，进而通过第二混频器核心的双重平衡特性来消除第一混频器的本振信号输入端的噪声。同时，通过结构为嵌套互阻抗放大电路，不仅满足了源阻抗匹配，有效降低噪声系数、提高增益、以及线性度较高，同时缩小了电路面积，降低了功耗。
74.上述具体实施方式，并不构成对本技术保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本技术的精神和原则之内所作的修改、等同替换和改进等，均应包含在本技术保护范围之内。